JP2822912B2 - 遅延設定システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は遅延設定システムに関
し、特に縦続接続されその接続順序が変更自在な複数の
回路ブロック間で授受されるデータについての遅延設定
システムに関する。

【０００２】

【従来の技術】一般に電子装置は、複数の回路パッケー
ジ（以下、回路ブロックと呼ぶ）によって構成されてい
る。そして、回路ブロックを筐体のスロットに挿入する
と全回路ブロックが接続され、これによって一定の機能
が実現される。つまり、各回路ブロックは筐体のスロッ
トに対して着脱自在に構成されている。

【０００３】ここで、筐体のスロットに挿入すると複数
の回路ブロックが縦続接続される場合を考える。この場
合、各回路ブロックは一定のクロック又はフレーム信号
に同期して動作するが、データは順次後段に送出されて
徐々に遅延することになる。したがって、各回路ブロッ
クにおいては、位相を調節する必要がある。

【０００４】複数の回路ブロック間で授受されるデータ
についての従来の遅延設定システムについて図８を参照
して説明する。

【０００５】図８に示されているように、回路ブロック
１１から回路ブロック２１にデータを受け渡す場合に
は、データと共に送られるフレーム信号でメモリ部１３
にデータＤ１を書込む。

【０００６】ところが、受信側のブロック２１における
フレーム信号に対して送られてきたデータＤ２の位相は
遅れている。このため、メモリ部２３からの読出しには
フレームカウンタ２２の出力を遅延部２７で遅延させて
位相を調整する。具体的には、ブロック１１における信
号処理遅延量に応じて遅延部２７の遅延量を設定し、こ
の遅延部２７で遅延させたフレーム信号を用いてメモリ
部２３からデータを読出すのである。

【０００７】同様に、ブロック２１からブロック３１に
送られるデータＤ３はメモリ部３３に書込まれるが、遅
延部３７で遅延させたフレーム信号を用いてメモリ部３
３からデータを読出すのである。図示されていない後段
の回路ブロックにおいても順次同様の処理が行われる。

【０００８】このとき、制御ブロック１０５は、全ての
回路ブロックが実装されたことを確認した後で、各回路
ブロック内の遅延部に遅延量を設定していた。これによ
り、位相関係の調整ができることになる。つまり、設定
すべきブロックの前段からの順位を制御ブロック１０５
で管理し、各ブロックの実装されている場所、接続され
ている順番等の情報を収集して各ブロックに対して遅延
量の設定を行っていた。

【０００９】このように、適切に遅延量を設定すること
により、各回路ブロックにおいてはメモリ部からデータ
を読出し、正しく再生しているのである。

【００１０】なお、各回路ブロック内のフレームカウン
タ１２、２２、３２は、共通クロック発生部１０４から
のクロックＦに基づいてフレーム信号を生成する機能を
有している。

【００１１】

【発明が解決しようとする課題】しかし、上述した従来
の遅延設定システムを用いた場合、設定すべきブロック
の前段からの順位を制御ブロックで管理しているため、
後に回路ブロックの接続順序が変更された場合には遅延
量の設定を再度行わなければならないという欠点があっ
た。

【００１２】なお、特開昭６４―６１１３９号公報には
データ信号の位相を補正する回路が開示されているが、
接続順序の変更自在な複数の回路ブロックについては適
用できない。また、特開平３―２８０７９６号公報には
タイムスロット入替えに使用するメモリの容量を節約す
る方式が開示されているが、上記欠点を解決することは
できない。

【００１３】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路ブロック
の接続順序を変更しても遅延量を再度設定する必要のな
い遅延設定システムを提供することである。

【００１４】

【課題を解決するための手段】本発明による遅延設定シ
ステムは、縦続接続されその接続順序が変更自在に構成
された複数の回路ブロックを含み、それら各回路ブロッ
ク間で授受されるデータについての遅延設定システムで
あって、前記複数の回路ブロックの各々は、前段から送
られてくるデータの遅延量に応じて該データを再生する
手段と、前記遅延量に自ブロックによる遅延量を加えた
加算遅延量を後段に送出する遅延量送出手段と、を含ん
で構成されることを特徴とする。

【００１５】

【作用】前段から送られてくるデータの遅延量に応じて
各回路ブロックにおいてデータを再生する。また各回路
ブロックにおいて、前段から送られてくるデータの遅延
量に自ブロックによる遅延量を加えた加算遅延量を後段
に送出する。

【００１６】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１７】図１は本発明による遅延設定システムの一
実施例の構成を示すブロック図であり、図８と同等部分
は同一符号により示されている。

【００１８】本実施例の遅延設定システムは、各回路ブ
ロックにおいて、前段から送られてくるデータの遅延量
に自ブロックによる遅延量を加えた遅延量を後段に送出
する構成である。かかる構成により、回路ブロックの接
続順序を変更しても遅延量を再度設定する必要はないの
である。すなわち各回路ブロックは、前段から送られて
くるデータの遅延量に応じてデータを再生することがで
きるのである。

【００１９】以下、かかる構成について、より具体的に
説明する。

【００２０】図１に示されているように、３つの回路ブ
ロック１１〜３１は縦続接続されている。すなわち、前
段からのデータＤ１は回路ブロック１１に入力され、回
路ブロック１１からのデータＤ２は回路ブロック２１に
入力される。さらに、回路ブロック２１からのデータＤ
３は回路ブロック３１に入力され、回路ブロック３１か
らのデータＤ４は図示せぬ後段の回路ブロックに入力さ
れる。

【００２１】各回路ブロックにはフレーム信号Ｆ１が入
力され、かつ回路ブロック１１にはクロックＣ１及びＣ
２が、回路ブロック２１にはクロックＣ３が、回路ブロ
ック３１にはクロックＣ４が、夫々入力されている。

【００２２】これらクロック及びフレーム信号の生成方
法について図２を参照して説明する。図２に示されてい
るように、各回路ブロックに対応して電圧制御発振器Ｖ
ＣＯ１〜ＶＣＯ３及び分周器１０４１〜１０４３が設け
られている。そして、これら発振器及び分周器には、ク
ロック源１０４０から共通のフレーム信号Ｆが入力され
ている。

【００２３】これにより、電圧制御発振器ＶＣＯ１から
はクロックＣ２、電圧制御発振器ＶＣＯ２からはクロッ
クＣ３、電圧制御発振器ＶＣＯ３からはクロックＣ３が
夫々出力される。また、分周器１０４１〜１０４３から
はフレーム信号Ｆ１が夫々出力される。

【００２４】図１に戻り、回路ブロック１１に着目し
て、その内部構成について説明する。

【００２５】図に示されているように、回路ブロック１
１は、フレーム信号Ｆ１を遅らせ、メモリ部１３の読出
し用のフレーム信号１２２０を作るフレームカウンタ部
１２と、前段からのデータＤ１のクロックＣ１とクロッ
クＣ２との間の位相変動分を吸収するメモリ部１３とを
含んで構成されている。つまり、フレーム信号Ｆ１及び
クロックＣ１によってデータＤ１がメモリ部１３に書込
まれ、フレーム信号１２２０によってメモリ部１３から
データが読出されるのである。

【００２６】また、ブロック１１は、前段からのデータ
の空きバイトに挿入されて送られてくる遅延設定情報を
終端するドロップ部１４と、遅延設定情報に自ブロック
における遅延量を加算する加算部１５と、新しく書換え
た遅延設定情報を、メモリ部１３で乗せ換られたデータ
の空きバイトに挿入する挿入部１６とを含んで構成され
ている。

【００２７】回路ブロック２１も同様に、フレームカウ
ンタ部２２と、前段の回路ブロック１１からのデータＤ
２の位相変動分を吸収するメモリ部２３と、ドロップ部
２４と、加算部２５と、次のブロック３１のために新た
な遅延設定情報を挿入する挿入部２６とを含んで構成さ
れている。回路ブロック３１も同様に、フレームカウン
タ部３２、メモリ部３３、ドロップ部３４、加算部３５
及び挿入部３６を含んで構成されている。

【００２８】ここで、各フレームカウンタ部の内部構成
について説明する。

【００２９】図３はフレームカウンタ部１２の内部構成
例を示すブロック図であり、図１と同等部分は同一符号
により示されている。図において、フレームカウンタ部
は、フレーム信号及びクロックから任意のフレーム位相
を取出すためのカウンタ群１２１と、このカウンタ群１
２１の出力を切替スイッチ１２２に出力するマトリクス
１２３と、ドロップ部からの制御信号１４０に応じてマ
トリクス１２３からのフレーム位置情報を択一的に出力
する切替スイッチ１２２と、遅延させたフレーム信号を
基に挿入すべきバイト位置を作り出す遅延ブロック１２
４とを含んで構成されている。

【００３０】カウンタ群１２１はフレーム信号とクロッ
クとから任意のフレーム位相を取出すために必要な数の
ビットを出力するために複数のカウンタＫ１〜Ｋ３を含
んで構成されている。例えば、フレーム信号の周波数が
８［ＫＨｚ］でクロックの周波数が１９．４４［ＭＨ
ｚ］ならば、合計２４３０ビット以上の出力を有する加
算カウンタが必要になる。

【００３１】そして、カウンタ群１２１内の各加算カウ
ンタは、Ｄ型フリップフロップ（以下、ＦＦと略す）１
２０の出力によってリセットされる。また、カウンタ群
１２１内の各加算カウンタＫ１〜Ｋ３は、キャリ出力が
上位のカウンタに順次入力されるように接続されてい
る。

【００３２】マトリクス１２３は、カウンタ群１２１内
の各加算カウンタの出力をマトリクスにしてそのうちの
４ビットを出力し、この４ビットのうちの任意の１ビッ
トがフレーム位置情報、すなわちフレーム信号１２２０
として切替スイッチ１２２から出力される。遅延量に応
じてより多い数のビットを切替スイッチ１２２に出力し
ても良い。

【００３３】遅延ブロック１２４は、図４に示されてい
るように、フレーム信号１２２０及びクロックＣ２を入
力とするＤ型ＦＦ１２４１と、このＦＦ１２４１の出力
に応じてタイミング信号１２４０を出力するカウンタ１
２４とを含んで構成されている。つまり、図５に示され
ているように、クロックＣ２の立上りタイミングでフレ
ーム信号１２２０をＤ型ＦＦ１２４１に保持し、この保
持出力がローレベルに変化したときからカウント値が所
定値になったときにカウンタ１２４からタイミング信号
１２４０が出力される。これにより、データＤ２の特定
バイト位置（図中の斜線部分）に遅延情報が挿入される
のである。

【００３４】次に、遅延情報の挿入を行う挿入部及び加
算部の内部構成について説明する。

【００３５】図６は挿入部１６及び加算部１５の内部構
成例を示すブロック図であり、図１と同等部分は同一符
号により示されている。図において挿入部１６は、メモ
リ部１３の出力１３０とフレームカウンタ部１２からの
タイミング信号１２４０とを入力とするアンド回路１６
０と、タイミング信号１２４０とクロックＣ２とを入力
とするマルチプレクサ（８：１ＭＵＸ）１６３と、アン
ド回路１６０の出力とマルチプレクサ１６３の出力とを
入力とするオア回路１６１と、このオア回路１６１の出
力を入力とするＤ型ＦＦ１６２とを含んで構成されてい
る。なお、ＦＦ１６２はクロックＣ２に応じて動作す
る。

【００３６】また、図中の加算部１５は、自回路ブロッ
クの遅延情報が予め設定されている遅延情報設定部１５
１と、この遅延情報設定部１５１の出力する遅延情報と
ドロップ部１４から送られてくる前段回路ブロックから
の遅延情報１４１とを加算する加算器１５０とを含んで
構成されている。なお、本例では加算器１５０に入出力
される各遅延情報は８ビットであるものとする。

【００３７】かかる構成において、タイミング信号１２
４０が入力されている間、マルチプレクサ１６３は、加
算器１５０からの遅延情報をＭＳＢ（Ｍｏｓｔ Ｓｉｇ
ｎｉｆｉｃａｎｔ Ｂｉｔ）から順に多重化してシリア
ルデータとして出力する。この出力されるシリアルデー
タが、オア回路１６１において論理和されることによ
り、上述したようにデータの空きバイトに挿入されるの
である。この挿入されたものが、図中のデータＤ２であ
る。

【００３８】図１に戻り、かかる構成において、フレー
ムカウンタ部１２は上述した構成によりメモリ部１３の
読出し用のフレーム信号１２２０と、挿入部１６におけ
る遅延情報挿入用のタイミング信号１２４０とを出力す
る。そして、この挿入された結果がデータＤ２として後
段の回路ブロック２１に送出される。

【００３９】以上の動作について図７を参照して説明す
る。

【００４０】図７に示されているように、メモリ部１３
の読出し用のフレーム信号１２２０を、上述した遅延ブ
ロック１２４内のカウンタ１２４２によって遅延させ、
一定幅だけローレベルとなるタイミング信号１２４０を
生成するのである。これにより、挿入部においては必要
な遅延時間ｔ１だけ遅れた１バイト幅（図中のｔ２）の
位置、すなわち図７中の斜線部分の位置に遅延情報が挿
入されるのである。

【００４１】つまり、前段から送られてきた遅延量に自
ブロックの遅延量を加算して後段に送出しているので、
回路ブロックの接続順序を変更しても遅延量を再度設定
する必要はなく、各回路ブロックではメモリ部からデー
タを正しく読出して再生できるのである。

【００４２】ところで、以上は各ブロックにおける遅延
量が同一でない場合を前提にして説明したが、各ブロッ
クにおける遅延量が同一である場合には前段からの遅延
設定情報に「１」を加えて順次後段に送出し、この値に
応じてメモリ部からデータを読出す構成も考えられる。

【００４３】この構成について、再び図１を参照して説
明する。

【００４４】図１において、ブロック２１へ入力される
データＤ２は、ブロック１１での処理分の遅延を含み、
データＤ３は更にブロック２１での処理分の遅延を含ん
でいる。そのため、各ブロックに共通に分配されるフレ
ーム信号Ｆ１をフレームカウンタ部を使って、必要量遅
延させて、メモリ部の読出し用のフレーム信号とする。
このとき、フレームカウンタ２２と３２は夫々前段から
の接続ブロック数分だけ遅延させる必要がある。

【００４５】受信するブロックが受けたデータが通った
ブロックの数を判定するために、データの空きバイトに
遅延設定情報を挿入する。遅延設定情報はブロック１１
が最前段のブロックとすると、挿入部１６において
「１」を挿入し、ブロック２１のドロップ部２４で終
端、判定する。ドロップ部２４で「１」と判定すれば、
フレームカウンタ２２がフレーム信号Ｆ１から２番目の
ブロックに必要な分だけ遅延させて、メモリ部の読出し
フレームを作成する。加算部２５では、終端した遅延設
定情報に「１」を加算して「２」とし、新しい遅延量設
定情報として、挿入部２６で主信号データに挿入する。

【００４６】次に、ブロック１１が前段からＮ番目の接
続ブロックであるとすると、挿入部１６では、受信した
データＤ２から遅延設定情報をドロップ部２４で終端す
る。ブロック２１は、終端値「Ｎ」から自らのブロック
の前段にＮ個のブロックが接続されていると判定し、フ
レームカウンタ部２２で、Ｎ＋１段目に必要な読出しフ
レーム信号を作成する。

【００４７】各フレームカウンタ部は、メモリ部の読出
し位相を、ブロックの通過段数に応じて変更できるよう
な機能を有している。すなわち、前段のブロック接続段
数をＮとし、ブロックを通過する毎にデータが遅延する
量をｔとしたとき、Ｎ番目の回路ブロックにおける読出
し遅延量Ｔは、 Ｔ＝ｔ×（Ｎ−１）＋最前段ブロックまでの遅延量 となる。一定遅延量に自分が何番目に接続されているの
かを示す設定情報を持たせているので、各ブロックはそ
れぞれ独立に適切な遅延量を設定することができるので
ある。

【００４８】かかる構成にすれば、データの通過してき
た回路ブロック段数を、各回路ブロックを通過する毎に
「１」加算しながら順次伝達すれば良いので、加算部の
構成が簡単になるのである。

【００４９】以上のように、前段から送られてきた遅延
量に自ブロックの遅延量を加算して後段に送出するの
で、回路ブロックの接続順序を変更しても遅延量を再度
設定しなくても、各回路ブロックは正しく動作するので
ある。

【００５０】なお、請求項の記載に関連して本発明はさ
らに次の態様をとりうる。

【００５１】（１） 縦続接続されその接続順序が変更
自在な複数の回路ブロック間で授受されるデータについ
ての遅延設定システムであって、前記複数の回路ブロッ
クは回路ブロック内における処理遅延量が互いに同一で
あり、かつ、前記複数の回路ブロックの各々は、前段か
ら送られてくるデータの遅延量に対応する値に応じて該
データを再生する手段と、前記値に１を加えた加算値を
後段に送出する遅延量送出手段と、を含んで構成される
ことを特徴とする遅延設定システム。

【００５２】（２） 前記データはフレームデータであ
り、前記遅延量送出手段はそのフレームデータ中の特定
フレーム位置に前記加算値を挿入して送出することを特
徴とする（１）項記載の遅延設定システム。

【００５３】

【発明の効果】以上説明したように本発明は、前段から
送られてきた遅延量に自ブロックの遅延量を加算して後
段に送出することにより、回路ブロックの接続順序を変
更しても遅延量を再度設定しなくても、各回路ブロック
は正しく動作するという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による遅延設定システムの構成
を示すブロック図である。

【図２】各ブロックへのクロックの分配方法を示すブロ
ック図である。

【図３】図１中のフレームカウンタ部の内部構成例を示
すブロック図である。

【図４】図３中の遅延ブロックの内部構成例を示すブロ
ック図である。

【図５】図４の遅延ブロックの動作を示すタイムチャー
トである。

【図７】遅延情報の挿入動作を示すタイムチャートであ
る。

【図６】図１中の挿入部の内部構成例を示すブロック図
である。

【図８】従来の遅延設定システムの構成を示すブロック
図である。

【符号の説明】

１１、２１、３１ 回路ブロック １２、２２、３２ フレームカウンタ部 １３、２３、３３ メモリ部 １４、２４、３４ ドロップ部 １５、２５、３５ 加算部 １６、２６、３６ 挿入部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 縦続接続されその接続順序が変更自在に
   構成された複数の回路ブロックを含み、それら各回路ブ
   ロック間で授受されるデータについての遅延設定システ
   ムであって、前記複数の回路ブロックの各々は、 前段から送られてくるデータの遅延量に応じて該データ
   を再生する手段と、 前記遅延量に自ブロックによる遅延量を加えた加算遅延
   量を後段に送出する遅延量送出手段と、 を含んで構成されることを特徴とする遅延設定システ
   ム。
2. 【請求項２】 前記データはフレームデータであり、前
   記遅延量送出手段はそのフレームデータ中の特定フレー
   ム位置に前記加算遅延量を挿入して送出することを特徴
   とする請求項１記載の遅延設定システム。
3. 【請求項３】 前記遅延量送出手段は、自ブロックによ
   る遅延量が予め設定された手段と、この設定遅延量と前
   段からの遅延量とを加算する加算手段と、前記特定フレ
   ーム位置に対応するタイミング信号を作成する手段と、
   前記タイミング信号に応じて前記加算手段の加算結果を
   前記データに挿入する手段とを含むことを特徴とする請
   求項２記載の遅延設定システム。