JP2005318029A - 補正ｐｃｒ値算出方法及びその回路 - Google Patents

Abstract

【課題】ＰＣＲ補正回路における外付けのＶＣＯ発振器や平滑回路を用いたＰＬＬ制御方式に対し、部品点数や回路規模を減らし、また比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することを課題とする。
【解決手段】ビットレート変換前のＰＣＲ入力タイミングとビットレート変換後の出力ＰＣＲタイミングとの時間差値を算出し、その時間差値を入力ＰＣＲ値に加算した値を補正ＰＣＲ値としてビットレート変換後のＰＣＲ値と置き換えるようにしたものである。
【選択図】図２

Description

本発明は、ＭＰＥＧ２トランスポートストリーム（以下、ＴＳと称する）のビットレート変換処理における補正ＰＣＲ値算出方法に関する。

デジタル伝送方式ではＭＰＥＧ２（ＩＳＯ／ＩＥＣ１３８１８）−ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）方式が採用されている。この方式では、符号化された映像、音声、データなど複数の情報を１本のストリーム（ＴＳ）の中で多重する。ＴＳは、１８８又は２０４バイト固定長のＴＳパケット複数個から構成される。

図３は従来の補正ＰＣＲ値算出回路を用いたビットレート変換回路の構成図である。ＦＩＦＯライトタイミング生成部１では入力ＴＳクロックｂに同期した入力ＴＳ信号ａを１ＴＳ単位でライト可能なライトイネーブルｄを生成する。この際、入力ＴＳ信号ａに含まれるＮＵＬＬパケット（無効データ）を常に検出しており、ライト／リード制御部２からライト不可信号ｃを検出した場合で且つ前記ＮＵＬＬパケット検出期間のみライトイネーブルｄをディセーブルとしてライト動作を停止する機能を持つ。（ＮＵＬＬパケットの削除機能）
一方、ＦＩＦＯリードタイミング生成部５では、変換クロックｊに同期して１ＴＳ単位でリード可能なリードイネーブルｇを生成する。ライト／リード制御部２からのリード不可信号ｆを検出した場合、リードイネーブルｇをディセーブルとしてリード動作を停止する機能を持つ。（ＮＵＬＬパケットの追加機能）
ライト／リード制御部２では、前記ライトイネーブルｄおよび前記リードイネーブルｇを参照してＦＩＦＯライトタイミング生成部１及びＦＩＦＯリードタイミング生成部５を制御することによりＦＩＦＯ３のアドレス管理を行う。例えば、入力ＴＳクロックｂ＜変換クロックｊの場合、リードアドレスがライトアドレスを追い越さない様にリード不可信号ｆを出力することによりリードイネーブルｄをディセーブルにしてＦＩＦＯリードタイミング生成部５のリード動作を制御する。逆に、入力ＴＳクロックｂ＞変換クロックｊの場合、ライトアドレスがリードアドレスを追い越さない様にライト不可信号ｃを出力することによりライトイネーブルｄをディセーブルにしてＦＩＦＯライトタイミング生成部１のライト動作を制御する。

ＦＩＦＯ３では、前記入力ＴＳクロックｂに同期したライトＴＳデータｅをライトイネーブルｄに従って書き込まれ、前記変換クロックｊに同期してリードＴＳデータｈをリードイネーブルｇに従って読み出される。

最多重部６では、前記リードＴＳデータｈに対して、リードイネーブルｇがディセーブルのタイミング期間のみＮＵＬＬパケットを挿入し、レート変換データｋを得る。
以上述べたような入力ＴＳ信号のレート変換に伴うＮＵＬＬパケットの削除、追加を行う場合、ＴＳ信号に含まれるＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）値の補正を行う必要がある。ＰＣＲはＴＳ信号に含まれる映像・音声圧縮データの基準となる時間情報で、２７ＭＨｚのクロックに同期したカウンタ値である。上記述べたようなＮＵＬＬパケットの削除、追加を行った場合、その基準時刻にズレが生じることになる。

図４に一例として、前記入力ＴＳクロックｂ＜変換クロックｊの場合の、入力ＴＳ信号ａ及びレート変換データｋのタイミング図を示す。ＴＳＰ１〜ＴＳＰ８は入力ＴＳ信号ａのＴＳパケットデータ列であり、ＰＣＲ１がＴＳＰ２に含まれたＰＣＲ情報値、ＰＣＲ２がＴＳＰ７に含まれたＰＣＲ情報値を示す。ＴＳＰ１´〜ＴＳＰ８´はレート変換後のＴＳＰ１〜ＴＳＰ８であり、ＰＣＲ１´がＴＳＰ２´に含まれたＰＣＲ情報、ＰＣＲ２´がＴＳＰ７´に含まれたＰＣＲ情報を示す。図のようにレート変換によるＮＵＬＬパケット挿入により、ＰＣＲ１とＰＣＲ１´ではΔＰＣＲのずれが生じ、またＰＣＲ２とＰＣＲ２´ではΔＰＣＲ２のズレが生じることとなる。このズレを補正して適性なＰＣＲ値を生成するのが、図３におけるＰＣＲ補正部４であり、補正ＰＣＲ値ｉを求め再多重部６にてリードＴＳデータｈに含まれるＰＣＲ情報に対し挿げ替えて行う。

図５にＰＣＲ補正部４における従来の補正ＰＣＲ値算出回路を示す。ＰＣＲ検出部７にて入力ＴＳ信号ａに含まれるＰＣＲ情報１を検出する。差分検出部８は前記ＰＣＲ情報ｌ及びＳＴＣカウンタ部１０からのＳＴＣカウンタ値ｒとの差分を算出し、差分情報ｍを得る。ＰＷＭ生成部９は、差分情報ｍよりＰＷＭ信号ｎを生成する。ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ−パルス幅変調）は、入力値（差分情報ｍ）を一定周期の方形波のＯＮ時間の割合（ｄｕｔｙ比）として出力する変調方式のことである。ＬＰＦ平滑部１１は、前記ＰＷＭ信号ｎの高周波成分を取り除き一定電圧レベルの制御信号ｏとして出力する。２７ＭＨｚＶＣＯ発振器１２は、前記制御信号ｏの電圧レベルに応じて発振周波数を変動させることによりＳＴＣクロックｐを発振する。ＳＴＣカウンタ１０は、動作開始後、一番初めにＰＣＲ検出部７にて検出したＰＣＲ情報ｌをカウンタ初期値とし、前記ＳＴＣクロックｐに同期したＳＴＣカウンタ値ｒを得る。以上の機能を持つ従来の回路においては、ＰＣＲ情報ｌとＳＴＣカウンタ値ｒとの差分情報ｍの値が一定となるように２７ＭＨｚＶＣＯ発振器１２を制御するＰＬＬを構成することにより、元々のＰＣＲ基準クロックである２７ＭＨｚのＳＴＣクロックｐを再生することが可能であり、そのクロックに同期したＳＴＣカウンタ値ｒを図３における補正ＰＣＲ値ｉとして最多重部６にてレート変換後のＴＳに含まれるＰＣＲと入れ替えることで、適正なＰＣＲ補正を行うことができる。

しかし、以上述べたような従来の回路では、前記差分検出器８やＰＷＭ生成部９などの回路において多数の加算乗算といった演算回路が必要となるため、その回路規模が大きくなるという問題があった。また、外付けのＶＣＯや平滑回路、及びＰＬＬ制御が必要なことから、その制御方法は容易ではないという問題もあった。
特開平９−１６３１８２号公報

本発明は前記の問題を解決するためになされたもので、前記述べたようなＰＣＲ補正回路における外付けのＶＣＯ発振器や平滑回路を用いたＰＬＬ制御方式に対し、部品点数や回路規模を減らし、また比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することを課題とする。

前記課題を解決するために、本発明に係る補正ＰＣＲ値算出方法は、ビットレート変換前のＰＣＲ入力タイミングとビットレート変換後のＰＣＲ出力タイミングとの時間差を算出し、その時間差値を入力ＰＣＲ値に加算した値を補正ＰＣＲ値とするようにしたものである。
本発明に係る補正ＰＣＲ値算出回路は、ビットレート変換前のＰＣＲ値及びその入力タイミングを検出する入力ＰＣＲ検出部と、ビットレート変換後のＰＣＲ出力タイミング検出部と、固定クロック発振器と、前記ＰＣＲ入力タイミングとＰＣＲ出力タイミングとの時間差値を固定クロックのカウンタ値として算出する時間差検出部と、前記時間差情報を前記ＰＣＲ値に加算するＰＣＲ補正値加算部とを具備するようにしたものである。

本発明に係る補正ＰＣＲ算出方法及び補正ＰＣＲ算出回路により、従来の外付けのＶＣＯや平滑回路及びＰＬＬ制御を必要とした場合に比べて、部品点数、回路規模の削減、制御の簡素化が図れる。

本発明の実施の形態を図１、図２にて説明する。図２は、本発明のＰＣＲ算出回路を用いた場合のビットレート変換回路である。図３における従来のビットレート変換回路との違いは、ＰＣＲ補正部４に対して、レート変換後のＰＣＲ出力タイミングを得るために、変換クロックｊ及びリードＴＳデータｈが入力される点にある。

図１は、図２のＰＣＲ補正部４における本発明の補正ＰＣＲ値算出回路である。入力ＰＣＲ検出部１３では入力ＴＳクロックｂに同期した入力ＴＳ信号ａに含まれる入力ＰＣＲ情報ｓ及びその入力ＰＣＲタイミング信号ｔを検出する。一方、出力ＰＣＲ検出部１４では、変換クロックｊに同期したレート変換後のリードＴＳデータｅに含まれるＰＣＲの出力ＰＣＲタイミング信号ｕを得る。

時間差検出部１６では、２７ＭＨｚ固定水晶発振器１５からの２７ＭＨｚ固定クロックｖに同期してカウントアップするカウンタであり、前記入力ＰＣＲタイミング信号ｔのタイミングでカウントスタートし、前記出力ＰＣＲタイミング信号ｕのタイミングでカウントストップし、その間進んだカウント値を時間差情報ｗとして出力する。ＰＣＲ補正値加算部では、前記入力ＰＣＲ情報ｓに前記時間差情報ｗを加算することにより、補正ＰＣＲ値ｘを得る。その後、求められた補正ＰＣＲ値ｘを図２における補正ＰＣＲ値ｉとして再多重部にて出力ＰＣＲ情報と挿げ替えを行う。

以上述べた方法を、図４において説明する。ΔＰＣＲ１及びΔＰＣＲ２に相当するのが前記時間差情報ｗであり、ＰＣＲ１´＝ＰＣＲ１＋ΔＰＣＲ１、ＰＣＲ２´＝ＰＣＲ２＋ΔＰＣＲ２であることから、前記時間差情報ｗと前記入力ＰＣＲ情報ｓを加算することで、ＮＵＬＬパケット追加によって生じた時間のズレを補正した補正ＰＣＲ値ｉを得ることが可能となる。

本発明の補正ＰＣＲ算出回路。 本発明の補正ＰＣＲ算出回路を用いたビットレート変換回路。 従来の補正ＰＣＲ算出回路を用いたビットレート変換回路。 入力ＴＳ信号及びレート変換データタイミング図。 本発明の補正ＰＣＲ算出回路。

符号の説明

１：ＦＩＦＯライトタイミング生成部
２：リード／ライト制御部 ３：ＦＩＦＯ
４：ＰＣＲ補正部
５：ＦＩＦＯリードタイミング生成部
６：再多重部 ７：ＰＣＲ検出部
８：差分検出部 ９：ＰＷＭ生成部
１０：ＳＴＣカウンタ １１：ＬＰＦ平滑部
１２：２７ＭＨｚＶＣＯ発振器 １３：入力ＰＣＲ検出部
１４：出力ＰＣＲ検出部
１５：２７ＭＨｚ固定水晶発振器 １６：時間差検出部
１７：ＰＣＲ補正値加算部 ａ：入力ＴＳ信号
ｂ：入力ＴＳクロック ｃ：ライト不可信号
ｄ：ライトイネーブル ｅ：ライトＴＳデータ
ｆ：リード不可信号 ｇ：リードイネーブル
ｈ：リードＴＳデータ ｉ：補正ＰＣＲ値
ｊ：変換クロック ｋ：レート変換クロック
ｌ：ＰＣＲ情報 ｍ：差分情報
ｎ：ＰＷＭ信号 ｏ：制御信号
ｐ：ＳＴＣクロック ｒ：ＳＴＣクロック値
ｓ：入力ＰＣＲ情報 ｔ：入力ＰＣＲタイミング信号
ｕ：出力ＰＣＲタイミング信号 ｖ：２７ＭＨｚ固定クロック
ｗ：時間差情報 ｘ：補正ＰＣＲ値

Claims (2)

1. 所定のビットレートで入力されたＭＰＥＧ２トランスポートストリームをバッファを介して異なったビットレートに変換する際に行う補正ＰＣＲ値算出方法において、ビットレート変換前のＰＣＲ入力タイミングとビットレート変換後の出力ＰＣＲタイミングとの時間差値を算出し、その時間差値を入力ＰＣＲ値に加算した値を補正ＰＣＲ値としたことを特徴とする補正ＰＣＲ算出方法。
2. ビットレート変換を行う際に用いられる補正ＰＣＲ値算出回路において、ビットレート変換前のＰＣＲ値及びその入力タイミングを検出する入力ＰＣＲ検出部と、ビットレート変換後のＰＣＲの出力タイミングを検出するＰＣＲ出力タイミング検出部と、固定クロック発振器と、前記ＰＣＲ入力タイミングとＰＣＲ出力タイミングとの時間差を前記固定クロックのカウンタ値として算出する時間差検出部と、前記時間差の情報を前記入力ＰＣＲ値に加算するＰＣＲ補正値加算部とを具備したことを特徴とした補正ＰＣＲ算出回路。