JP2005072820A - レートクロック再生装置 - Google Patents

Abstract

【課題】 受信したＤＶＢ−ＡＳＩ信号に含まれるＴＳパケット信号のレートクロックを再生するための回路において、回路規模を削減し且つ容易に構築可能なＰＬＬ制御回路を提供する。
【解決手段】 クロック分周器１により、受信したＤＶＢ−ＡＳＩ信号のクロックにてＴＳ信号が存在するタイミング区間のみカウントして１８８バイト周期分カウントする毎にパルス信号“ｃ”を出力する。一方、クロック分周器５により電圧制御発振器４からのクロックをカウントして１８８バイト周期分カウントする毎にパルス信号“ｇ”を出力し、位相比較器２がこれら信号“ｃ”“ｇ”間の位相差信号“ｄ”を出力し、平滑器３がこれを制御電圧信号“ｅ”として出力する。これにより、信号“ｃ”“ｇ”間の位相差を一定化して、受信信号のクロックを発振器４から出力されるクロックにより再生する。
【選択図】 図１

Description

本発明は、受信信号に含まれるパケットストリーム信号の実効レートクロックを再生する装置に関する。

複数のパケットを連続させたパケットストリーム信号の伝送は、デジタル放送等の種々な分野において実用されている。その代表的な一例として、ＤＶＢ−ＡＳＩ（ヨーロッパのデジタル放送規格：Digital Video Broadcasting -Asynchronous Serial Interface）の伝送フォーマットにより、ＭＰＥＧ（Moving Picture Experts Group）規格のＭＰＥＧ２トランスポートパケット（以下、ＴＳと記す）を伝送するデータ伝送装置が知られている。
そして、例えば、可搬無線中継用や固定無線中継用のデジタル無線伝送装置における各機器間の接続において、その信号形式にはＭＰＥＧ圧縮された映像信号、音声信号、データ情報等を多重化したＭＰＥＧ２−ＴＳ信号が用いられ、そのインタフェースとして２７０Ｍｂｉｔ／ｓの非同期シリアルインタフェースであるＤＶＢ−ＡＳＩが知られている。

このようなデジタル無線伝送装置おいて、ＤＶＢ−ＡＳＩ信号で入力されたＴＳ信号に対して、誤り訂正符号化処理やデジタル変調処理等を行なう際に、ＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号のみを抜き出し、元のＴＳレートクロックに同期した信号に変換する必要がある。
すなわち、受信したＤＶＢ−ＡＳＩ信号から元のＴＳレートクロックを再生する必要がある。

ＤＶＢ−ＡＳＩインタフェースにはパケットモードとバーストモードの２種類の形式がある。
図５は、ＤＶＢ−ＡＳＩのパケットモード形式によりＴＳ信号を伝送するときの信号構成を示す図である。
図５（ａ）に示すように、ＴＳ信号は、データをＴＳパケットデータ１２と呼ばれる１８８バイト又は２０４バイトの固定長の連続データとして伝送する。なお、図５に示す例は１８８バイト時のものである。

ＴＳ信号の図５（ｂ）に示すＤＶＢ−ＡＳＩ信号への変換処理は、全て２７ＭＨｚのクロックに同期して行われる。
パケットモード形式では、ＴＳパケットデータ１２を１パケット（１８８バイト）単位で８ビットから１０ビットに変換して１８８０ビットの連続したＴＳパケット１３とする。更に、データ長を調節するため、Ｋ２８．５と呼ばれる１０ビット単位のスペースコード１４を挿入し、完全に２７ＭＨｚクロックに同期した連続データとする。そしてこの後、このＡＳＩパケットモードデータをパラレル／シリアル変換して伝送する。

受信側では上記とは逆の処理がなされ、受信したＤＶＢ−ＡＳＩ信号からスペースコード１４が削除され、２７ＭＨｚクロックに同期したＴＳ信号のみが取り出される。
ここで、図５（ｃ）に示すように、受信信号に含まれるＴＳデータ有効タイミング信号１５は、この際のＤＶＤ−ＡＳＩ信号に含まれるＴＳパケットデータ１３の有効タイミング期間のみ「Ｌ」レベル、スペースコード１４の期間に「Ｈ」レベルとなる信号である。

次に、図６はＤＶＢ−ＡＳＩのバーストモード形式によりＴＳ信号を伝送するときの信号構成を示す図である。
上記パケットモード形式との違いは、図６（ａ）に示すＴＳパケットデータ１２を１バイト単位で８ビットから１０ビットに変換して、図６（ｂ）に示すように１０ビットごとの２７ＭＨｚに同期したＴＳデータ１６に変換することである。また、更にデータ長を調節するためのスペースコード１７が各ＴＳデータ１６の間に挿入されることにより、完全に２７ＭＨｚクロックに同期した連続データとなることである。
なお、図６（ｃ）に示すようにＴＳデータ有効タイミング信号１８は、上記と同様に、ＤＶＤ−ＡＳＩ信号に含まれるＴＳパケットデータ１６の有効タイミング期間のみ「Ｌ」レベル、スペースコード１７の期間に「Ｈ」レベルとなる信号である。

図４には従来のレートクロック再生装置の構成を示してあり、レートクロック再生装置により、受信したＤＶＢ−ＡＳＩ信号の中に含まれるＴＳパケットの有効タイミング信号と２７ＭＨｚバイトクロックを利用して、元のＴＳレートクロックを再生する処理を行っている。
ＡＳＩクロックカウント器６は、ＤＶＢ−ＡＳＩ信号の２７ＭＨｚバイトクロック“ｈ”に同期して、ＴＳデータ有効タイミング信号“ｉ”によって示されるＴＳデータの有効期間のみカウントアップ動作して、前記スペースコード１４、１７の期間はカウント動作を止める。

差分算出器７は、ＡＳＩクロックカウント器６からのＡＳＩデータカウント値“ｊ”とバイトクロックカウント部１１からのバイトクロックカウント値“o”との差分を検出し、差分情報“ｋ”を出力する。
ＰＷＭ発生器８は、差分情報“ｋ”に基づいてＰＷＭ信号“ｌ”を出力する。ＰＷＭ（Pulse Width Modulation ： パルス幅変調）は、入力値を一定周期の方形波のＯＮ時間の割合（duty比）として出力する変調方式である。

ＬＰＦ平滑部９は、ＰＷＭ信号“ｌ”の高周波成分を取り除き、一定電圧レベルの制御信号“ｍ”として出力する。
ＶＣＯ発振器１０は、制御信号“ｍ”の電圧レベルに応じて発振周波数を変動させ、ＴＳ信号レートバイトクロック“ｎ”を出力する。
バイトクロックカウント部１１は、このＴＳ信号レートバイトクロック“ｎ”に同期してカウンアップし、バイトカウント値“ｏ”を出力する。

上記構成のレートクロック再生装置においては、ＡＳＩデータカウント値“ｊ”とバイトクロックカウント値“ｏ”の差分情報“ｋ”の値が一定となるようにＶＣＯ発振器１０を制御するＰＬＬを構成することにより、ＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号と同じレートクロックであるＴＳ信号レートバイトクロック“ｎ”を得ることが可能となる。

しかしながら、上記のような従来のレートクロック再生装置では、差分検出器７やＰＷＭ発生器８などの回路において加算乗算といった演算回路が必要となるため、その回路規模が大きくなるという問題があった。
また、パケットモードとバーストモードとではＴＳパケットの有効タイミング期間が異なるため、ＡＳＩデータカウント値“ｊ”の時間的変化も異なってくる。このため、ＡＳＩデータカウント値“ｊ”、バイトクロックカウント値“o”、ＰＷＭ信号“ｌ”等のビット幅や平滑器９の時定数の設定等を各モードで変更する必要があるなど、その制御方法が容易ではないという問題もあった。
特開平１０―１９０７６７号公報 特開２００２―８４２６５号公報

本発明は、上記従来の問題を解決するためになされたもので、受信信号に含まれるパケット信号の実効レートクロックを再生するために、回路規模が比較的小さく且つ容易に制御することができる再生装置を提供することを目的とする。
より具体的には、受信したＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号のレートクロックを再生するために、差分検出器７やＰＷＭ発生器８の代わりに簡単なカウンタ回路と汎用性の高い位相比較器を用いることにより回路規模を削減し、そして、容易に構築可能なＰＬＬ制御回路を採用した再生装置を提供することを目的とする。

本発明に係るレートクロック再生装置は、ＤＶＢ−ＡＳＩ信号等のような受信信号に含まれるパケット信号の実効レートクロックを再生する装置であって、制御電圧に応じて発振周波数が変化する発振器と、発振器から発振されるクロックをカウントして所定の周期分カウントする毎に第１のタイミング信号を出力する第１のクロック分周器と、パケット信号が存在するタイミング区間で受信信号に含まれるクロックをカウントして前記と同じ所定の周期分カウントする毎に第２のタイミング信号を出力する第２のクロック分周器と、第１のタイミング信号と第２のタイミング信号との位相差信号を出力する位相比較器と、位相差信号を発振器への制御電圧に変換する平滑器と、を具備したＰＬＬ回路を有している。
これにより、位相差が一定となるように発振器への制御電圧が制御されて、発振器から出力されるクロックを元のクロックレートを再現したものとすることができるので、当該クロックを受信したパケット信号の実効レートクロックとして得ることができる。

ＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号を例にとってより具体的に説明すると、本発明に係るレートクロック再生装置は、制御電圧に応じて発振周波数が変化する発振器と、この発振器からのクロックをカウントして所定の周期分カウントする毎に第１のパルス信号を発生するＴＳクロック分周器と、ＤＶＢ−ＡＳＩ信号の８ビットバラレルクロックである２７ＭＨｚクロックにてＴＳ信号が存在するタイミング区間のみカウントして前記と同じ所定の周期分カウントする毎に第２のパルス信号を出力するＡＳＩクロック分周器と、ＴＳクロック分周期からの第１のパルス信号とＡＳＩクロック分周器からの第２のパルス信号との位相を比較して差信号を出力する位相比較器と、差信号を発振器への制御電圧に変換する平滑器とを具備して構成される。

ここで、上記クロックをカウントする所定の周期は、受信する信号に応じて任意に決定すればよいが、ＤＶＢ−ＡＳＩ信号については受信したＴＳ信号のパケット長である１８８バイトカウント周期又は２０４バイトカウント周期とするのが好ましい。

本発明によると、簡単なカウンタ回路、汎用性の高い位相比較器、ＬＰＦ平滑器、ＶＣＯ発振器を用いることにより、レートクロック再生装置を規模を削減した回路構成とすることができ、且つ、容易な制御方法にて受信した信号に含まれるパケット信号（例えば、ＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号）の実効レートクロックを再生することができる。

本発明を一実施形態に基づいて具体的に説明する。
図１には本実施形態に係るレートクロック再生装置の構成を示してあり、このレートクロック再生装置では受信したＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号の実効レートクロック再生する。
なお、以下の説明はＴＳパケットが１８８バイトの場合の例である。

ＡＳＩ１／１８８分周器１は、受信したＤＶＢ−ＡＳＩ信号の２７ＭＨｚバイトクロック“ａ”に同期して、ＴＳデータ有効タイミング信号“ｂ”によって示されるＴＳデータの有効期間のみでカウントアップ動作し、前記のようにスペースコード１４、１７の期間はカウント動作を止める。このＡＳＩ１／１８８分周器１は、本例の所定の周期分である１８８バイトカウントする毎に、１クロック幅のＡＳＩＴＳタイミングパルス“ｃ”を出力する。
すなわち、ＡＳＩ１／１８８分周器１が請求項で言う第２のクロック分周器を構成し、ＴＳパケットデータが存在する区間で受信ＤＶＢ−ＡＳＩ信号に含まれるクロックをカウントして、１８８バイトカウントする毎に第２のタイミング信号であるＡＳＩＴＳタイミングパルス“ｃ”を出力する。

位相比較器２は、ＡＳＩ１／１８８分周器１からのＡＳＩＴＳタイミングパルス“ｃ”とＴＳ１／１８８分周器５からのＴＳカウントパルス“ｇ”（後述のように第１のタイミング信号）との立ち上がりエッジを検出し、それらの間の位相差信号“ｄ”を出力する。
ＬＰＦ平滑器３は、位相差信号の高周波成分を取り除いて一定電圧レベルの制御信号“ｅ”として出力する。
ＶＣＯ発振器４は、制御信号“ｅ”の電圧レベルに応じて発振周波数を変動させ、ＴＳ信号レートバイトクロック“ｆ”を発振出力する。

ＴＳ１／１８８分周器５は、このＴＳ信号レートバイトクロック“ｆ”に同期してカウントアップ動作し、所定の周期分である１８８バイトカウントする毎に１クロック幅のＴＳタイミングパルス“ｇ”を出力する。
すなわち、ＴＳ１／１８８分周器５が請求項で言う第１のクロック分周器を構成し、発振器４から発振されるクロックをカウントして、１８８バイトカウントする毎に第１のタイミング信号であるＴＳタイミングパルス“ｇ”を出力する。

本発明では、このような簡単で小規模のカウンタ回路、汎用性の高い位相比較器、平滑器及びＶＣＯ発振器のみで構成されるＰＬＬ回路にて、ＡＳＩＴＳタイミングパルス“ｃ”とＴＳタイミングパルス“ｇ”との位相差が一定となるように発振器４の発振周波数を制御するようにしたため、受信ＤＶＢ−ＡＳＩ信号に含まれるＴＳ信号と同じレートクロックであるＴＳ信号レートバイトクロック“ｆ”を容易に得ることができる。
次に、図２及び図３を参照して、本実施形態におけるＰＬＬ制御の原理を説明する。

図２は、ＤＶＢ−ＡＳＩのパケットモード形式によりＴＳ信号を伝送するときの信号構成を示す図である。
図２（ａ）（ｂ）に示すように、ＴＳデータの１つのＴＳタイミング信号１９は、元々のＴＳパケット１２の１つのＴＳパケット周期（図示の例では、１８８バイト）毎に出力された１クロック幅の「Ｈ」レベルのパルス信号であり、その周期をＴ1とする。
なお、この周期Ｔ１は、ＴＳクロックレートをｒとすると、１８８／ｒとなる。例えば、ＴＳクロックレートが５ＭＨｚの場合、周期Ｔ１は１８８／（５×１０６）＝約２３．５μｓとなる。

次いで、ＴＳパケット１２を図２（ｃ）に示すＤＶＢ−ＡＳＩ信号に変換した場合について説明する。
図２（ｃ）（ｄ）（ｅ）に示すように、ＤＶＢ−ＡＳＩ信号は２７ＭＨｚクロックに同期した信号ではあるが、１８８０バイトのＴＳパケット１３の幅とスペースコード１４の幅を足した周期Ｔ２はＴ１と同じ１８８／ｒとなる。つまり、こちらも同様に元々のＴＳクロックレートが５ＭＨｚの場合、Ｔ２＝１８８／（５×１０６）≒２３．５μｓとなる。
この周期Ｔ２を示すＡＳＩＴＳタイミング信号２０は、ＴＳ有効データタイミング信号１５が有効となる「Ｌ」の期間のみ２７ＭＨｚクロックに同期してカウントアップさせ、１８８バイトカウントする毎に「Ｈ」パルスを出力することにより容易に得ることができる。

本発明は、元々のＴＳパケット１２の１つのＴＳパケット周期Ｔ１とＤＶＢ−ＡＳＩ信号に変換した後の１８８０バイトのＴＳパケット１３の幅とスペースコード１４の幅とを足した周期Ｔ２が同じ周期になることに基づいている。つまり、元々のＴＳクロックを、ＶＣＯ発振器４からの出力クロックであるＴＳ信号レートバイトクロック“ｆ”に置き換えて利用し、その１／１８８分周されたＴＳカウントパルス“ｇ”と受信したＤＶＢ−ＡＳＩ信号に含まれるＴＳデータの有効タイミング期間のみカウントアップして、１８８バイトカウントする毎に出力されるＡＳＩＴＳタイミングパルス“ｃ”との位相を一致させるようにＰＬＬ制御させることで、ＴＳ信号レートバイトクロック“ｆ”は元々のＴＳクロックと同じ周波数となるのである。

次に、図３を参照してＤＶＢ−ＡＳＩのバーストモード形式について説明する。
図３（ａ）（ｂ）に示すように、ＴＳデータの１つのＴＳタイミング信号２１は、元々のＴＳパケット１２の１つのＴＳパケット周期（１８８バイト）毎に出力された１クロック幅の「Ｈ」レベルのパルス信号であり、その周期をＴ3とする。
この周期Ｔ3は、上記と同様に、ＴＳクロックレートをｒとすると１８８／ｒとなる。

更に、ＴＳパケットをＤＶＢ−ＡＳＩ信号に変換した場合について説明する。
こちらも上記と同様に、ＤＶＢ−ＡＳＩ信号は２７ＭＨｚクロックに同期した信号ではあるが、図３（ｃ）（ｄ）（ｅ）に示すように、１０バイトのＴＳパケット１６を１８８０バイト分合計した幅とその期間に含まれるスペースコード１４の幅とを合計した幅を足した周期Ｔ4はＴ3と同じ１８８／ｒとなる。

また、同様に、この周期Ｔ２を示すＡＳＩＴＳタイミング信号２２は、ＴＳ有効データタイミング信号１８が有効となる「Ｌ」の期間のみ２７ＭＨｚクロックに同期してカウントアップさせ、１８８バイトカウントする毎に「Ｈ」パルスを出力することにより容易に得ることができる。
上記の処理により、バーストモードの場合もパケットモードと同様に、本発明に係る回路構成にて元々のＴＳクロックと同じ周波数クロックを得ることができる。

なお、上記説明では、元々のＴＳパケットが１８８バイトの場合を例にとったが、２０４バイトの場合は、ＡＳＩ１／１８８分周器１におけるＡＳＩＴＳタイミングパルス“ｃ”を出力する周期を２０４バイト周期とし、また、ＴＳ１／１８８分周器５からのＴＳカウントパルス“ｇ”を出力する周期を２０４バイト周期とすることにより、本発明を容易に対応して実施することができる。
また、上記説明では、ＴＳパケットを含むＤＶＢ−ＡＳＩ信号を例にとったが、本発明は、他の形式の受信信号に含まれるパケット信号の実効レートクロックを再生する装置にも適用することが可能である。

本発明の一実施形態に係るレートクロック再生装置の要部構成図である。 本発明の一実施形態に係るパケットモード形式時の動作処理説明図である。 本発明の一実施形態に係るバーストモード形式時の動作処理説明図である。 従来の一例に係るレートクロック再生装置の要部構成図である。 従来の一例に係るパケットモード形式時の動作処理説明図である。 従来の一例に係るバーストモード形式時の動作処理説明図である。

符号の説明

１：１／１８８分周器、 ２：位相比較器、
３：ＬＰＦ平滑器、 ４：ＶＣＯ発振器、
５：１／１８８分周器、 １２：ＴＳパケットデータ、
１３：８ビット／１０ビット変換された１８８０バイトＴＳパケットデータ、
１４：ＡＳＩスペースコード、
１５ :ＴＳデータ有効タイミング信号、
１６：８ビット／１０ビット変換された１０バイトＴＳパケットデータ、
１７：ＡＳＩスペースコード、
１８：ＴＳデータ有効タイミング信号、
１９：ＴＳデータ１ＴＳタイミング信号、
２０：ＡＳＩデータ１ＴＳタイミング信号、
２１：ＡＳＩデータ１ＴＳタイミング信号、
Ｔ１ :ＴＳパケット周期、
Ｔ２：１８８０バイトのＴＳパケット１３の幅とスペースコード１４の幅を足した周期、
Ｔ３：ＴＳパケット周期、
Ｔ４：１０バイトのＴＳパケット１６を１８８０バイト分合計した幅とその期間に含まれるスペースコード１４を合計した幅を足した周期、
ａ：２７ＭＨｚバイトクロック、
ｂ：ＴＳデータ有効タイミング信号、
ｃ：ＡＳＩＴＳタイミングパルス、
ｄ：位相差信号、
ｅ：制御電圧信号、
ｆ：ＴＳ信号レートバイトクロック、
ｇ：ＴＳカウントパルス、

Claims (1)

1. 受信信号に含まれるパケット信号の実効レートクロックを再生する装置において、
   制御電圧に応じて発振周波数が変化する発振器と、発振器から発振されるクロックをカウントして所定の周期分カウントする毎に第１のタイミング信号を出力する第１のクロック分周器と、パケット信号が存在するタイミング区間で受信信号に含まれるクロックをカウントして前記と同じ所定の周期分カウントする毎に第２のタイミング信号を出力する第２のクロック分周器と、第１のタイミング信号と第２のタイミング信号との位相差信号を出力する位相比較器と、位相差信号を発振器への制御電圧に変換する平滑器と、を具備してＰＬＬ回路を構成し、発振器からのクロックを受信したパケット信号の実効レートクロックとして得ることを特徴とするレートクロック再生装置。

Images