JPS62143541A - 変化点符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挟ＪＬ木π 本発明は変化点符号化回路に関し、特にデータ伝達シス
テムにおいて調歩同期式データに代表される様な非同期
式データ信号を同期式データ信号に変換する変化点符号
化回路に関する。

従来技術 従来、調歩同期式に代表される様な非同期式のデータ信
号を同期式データ信号に変換する方式には、多点ザンブ
リング方式と、ＣＣＩＴＴ　Ｒｅｃ、ＲＩＩＩで勧告さ
れている様な変化点符号化方式とがある。

前者の多点サンプリング方式では、復号時の歪を変化点
符号化方式と同等にするためには、入力データ信号の８
倍の速度のクロックでデータ信号をサンプリングする必
要があり、よって多重化効率が低下するという欠点があ
る。

後者の変化点符号化方式では多重化効率が良いために一
般に広く利用されているが、多点サンプリング方式に比
較して回路が複雑となり大規模となって価格が高くなる
という欠点がある。

発明の目的 本発明の目的は回路構成が簡単で低価格の変化点符号化
回路を提供覆ることである。

発明の構成 本発明によれば、調歩同期式データに代表される如き非
同期式の入力データ信号を、その変化点の変化の態様を
示す１ビットの情報とその変化点の発生時点を示す２ビ
ットの情報との計３ビットのシリアル情報を含み、所定
クロック信号に同期した同期式データに変換する変化点
符号化回路であって、前記入力データ信号の変化点を示
す変化点信号を前記クロック信号に同期して発生する変
化点信号発生手段と、この変化点信号と前記クロック信
号とを基にして前記変化点の発生時点を示す変化点発生
時点信号を前記クロック信号に同期して発生する変化点
発生時点信号発生手段と、前記変化点信号を前記３ビッ
トのシリアル情報に同期した３ビット信号に順次シフト
するシフト手段と、前記変化点発生時点信号及び前記シ
フト手段による３ビット信号をアドレス入力とし、予め
前記３ビットのシリアル情報を前記アドレス入力の組合
せに応じて書込んだメモリ手段とを含み、このメモリ手
段からの読出し出力を同期式データとしたことを特徴と
する変化点符号化回路が得られる。

実施例 以下、本発明の実施例を図面を用いて説明する。

先ず、第４図はＣＣＩＴＴ　Ｒｅｃ、ＲＩＩＩで勧告さ
れている変化点符号化方式の例を示す図であり、本図を
参照するに、基本的に入力データ信号はＴ、ＤＩ及びＤ
２で示される３ビットのシリアル情報に変換されるもの
である。第１ビットの王は入力データ信号の変化点の変
化の態様を示す情報であり、１からＯへの変化時には０
となり、０から１への変化時には１となる。後に続く第
２及び第３ビットのＤｌ及びＤ２は、当該変化点が第１
ビット内のいずれの時点で生じたかを示す変化点発生時
点を示す情報であり、この第１ビットＴ内を第１〜第４
の４つのクォータに夫々分割して、第１〜第一　５　＝ ４のいずれのクォータにて変化点が生じたかを表わす。

この場合、１から０への変化が第１クオータで発生すれ
ば、Ｄ１□Ｄ２は０，０となり、第２クオータで発生す
れば０．１となるが如くである。また、０から１への変
化の発生時点についても第４図に示す如く定められてい
る。

かかる方式の変化点符号化回路の実施例を第１図に示す
。図において、入力データＳ１の１６倍の速度を有する
クロック信号Ｓ２は分周回路１にて分周され、１／２分
周出力Ｓ３と、１／４分周出力Ｓ４と、更にはこの分周
出力Ｓ４に対して位相が９０’ずれた出力８１７とが得
られる。信号＄３と８４とにより第１ビットＴ内の第１
〜第４クオータの夫々が識別され得る。これ等信号Ｓ３
と８４とはラッチ回路３において、位相調整回路２から
の信号Ｓ８により夫々ラッチされてラッチ出力Ｓ９及び
ＳＩＯとなる。

ここで、Ｐ−ＲＯＭ　（プログラマブルリードオーンリ
メモリ）８が設けられており、入力データＳｌの変化点
を示す変化点信号Ｓ７が入力データＳ１に関連した信号
Ｓ５及びＳ６に応じて予め格納されており、この変化魚
信Ｑ３７はクロック信号Ｓ２により位相調整回路２にて
位相調整されて信号Ｓ８とムる。この信号Ｓ８にてラッ
チされたラッチ出力＄９及び８１０は分周出力８１７に
より位相調整回路４にて位相調整され、信号Ｓ１１及び
Ｓ１２となる。

シフトレジスタ５では、変化点信号Ｓ７の位相調整出力
Ｓ８が分周出力３１７にて順次シフトされ、３ビットの
シフト出力Ｓ１３．８１４及びＳ１５に変換される。入
力データ信号Ｓ１はクロック信号Ｓ２によりラッチ回路
６にてラッチされてクロック信号Ｓ２に同期される。こ
のラッチ出力Ｓ５は再び分周出力Ｓ１７にＪ：リラツチ
回路７にてラッチされ、ラッチ出力Ｓ６となる。これ等
両ラッチ出力Ｓ５及びＳ６は、先の信号８１１〜８１５
と共にＲＯＭ８のアドレス入力とされている。

ここで、ＲＯＭ８には第３図に示す如きデータ８１６及
びＳ７が、アドレス８５．Ｓ６，８１１〜Ｓ１５との対
応関係に従って格納されているものとする。

第２図は第１図の回路のタイムチャートを示しており、
第２図８１〜８１７は第１図の各部信号８１〜８１７を
夫々対応して示している。先ず、分周回路Ｃ１はクロッ
ク信号Ｓ２を入力とし４種の第１クオータから第４クオ
ータを示す位相信号Ｓ３及びＳ４を発生する。例えば、
第１クオータはＳ３が０、Ｓ４がＯで表わされ、第２ク
オータはＳ３が１、Ｓ４がＯで表わされることになる。

ここで、Ｓ１に示す如き調歩同期式データに代表される
如き入力データが供給されると、ラッチ回路６及び７は
入力データ信号の状態の変化（変化点）を検出すべく１
対の比較用データ信号Ｓ５及びＳ６を発生する。ＲＯＭ
８では比較用データ信号Ｓ５及びＳ６から入力データ信
号の状態変化を検出し、入力データ信号の状態変化の有
無を示す変化点信号Ｓ１を出力する。この場合、ＲＯＭ
８には予め比較用データＳ５及びＳ６の状態に応じた信
号Ｓ７が第３図に示した如く格納されている。この波形
が第２図の８７となるのである。

ＲＯＭ８から出力された変化点信号Ｓ７は位相調整回路
２において位相調整されるが、これは位相調整出力Ｓ８
が、位相信号Ｓ３及びＳ４をこれ等信号の中央でラッチ
する様になすためである。

この位相調整信号である変化点信号Ｓ８のタイミングに
よって、変化点の発生時点を示す位相信号Ｓ３及びＳ４
がラッチ回路３にてラッチされ、ラッチ出力Ｓ９及び８
１０により夫々変化点の発生した時点（第１クオータ〜
第４クオータのいずれか）が検知される。

尚、入力データ信号Ｓ１の変化点（Ｏから１への変化点
）は、ビットＴ内の第１クオータにて生じており、それ
が信号Ｓ９及び８１０により１及びＯとして表わされ第
２りＡ−夕として示されている。また、入力データ信号
Ｓ１の第２の変化点（１からＯへの変化点）は、ビット
Ｔ内の第４クオータにて生じており、それが信号Ｓ９及
び８１０によりＯ及びＯとして表わされ第１クオータと
して示されている。この様に、本例では実際の変化点の
発生クォータに対し検出クォータは１りＡ−タづつずれ
て検出されるようになっているが、これはＲＯＭ５内の
書込みデータにて補正されることにより、正確な変化点
の発生時点を出力することができる。

ラッチ回路３にてラッチされた位相信号Ｓ９及びＳ１０
は位相調整回路４にて分周出力Ｓ１７のタイミングにて
位相調整された後、信号８１１及び８１２としてＲＯＭ
８のアドレス入力となる。位相調整回路２の出力である
変化点信号Ｓ８はシフトレジスタ５において分周出力８
１７により３ビットシフトされて信号８１３．　！８１
４及びＳ１５の如くなり、ＲＯＭ８のアドレス入力とな
る。これ等アドレス信号８１１．８１２及び８１３〜８
１５０組合せに応じて、ＲＯＭ８からは第３図に示され
たデータ出力３１６が読出されてクロック信号Ｓ２に同
期した変化点符号化データが得られることになる。

第２図に示す例では、入力データ信号Ｓ１の最初の変化
点は０→１の変化でかつ第１クオータに生じており、よ
って出力データ信号８１６として、第１ビットＴにはＯ
→１の変化を示す１が、第２及び第３ビットＤ１及びＤ
２には第１りＡ−夕を示す１及び１が発生されており、
第４図の規定に合致したものとなっていることが判る。

他の変化点についても同様である。

尚、出力データ信号８１６のビットＰは、入力データ信
号の状態が変化しない場合における入力信号データの状
態（１又は０）を示すものとしている。

上記実施例では、入力データ信号Ｓ１の変化点を示す変
化点信号Ｓ７をＲＯＭ８にて発生ずる様にしているが、
第５図に示す如くラッチ回路６及び７の各出力Ｓ５及び
Ｓ６を２入力とする排他的論理和回路９を用いて発生す
ることも可能である。

この場合のＲＯＭ８の書込みデータは、第３図に示すＳ
７が除かれたものとなることは勿論である。

発明の効果 叙上の如く、本発明によれば、Ｐ−ＲＯＭど、若干の論
理回路とを用いるのみで変化点符号化回路が構成される
ので、回路が簡単となり低価格化が実現可能となるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を示すタイムチャート、第３図は第１
図のＲＯＭ８の記憶データとアドレスとの関係を示す図
、第４図は変化点符号化方式の一例を示す図、第５図は
本発明の他の実施例のブロック図である。 主要部分の符号の説明 １・・・・・・分周回路 ３．６．７・・・・・・ラッチ回路 ８・・・・・・ＲＯＭ

Claims (3)

【特許請求の範囲】
1. （１）調歩同期式データに代表される如き非同期式の入
   力データ信号を、その変化点の変化の態様を示す１ビッ
   トの情報とその変化点の発生時点を示す２ビットの情報
   との計３ビットのシリアル情報を含み、所定クロック信
   号に同期した同期式データに変換する変化点符号化回路
   であって、前記入力データ信号の変化点を示す変化点信
   号を前記クロック信号に同期して発生する変化点信号発
   生手段と、この変化点信号と前記クロック信号とを基に
   して前記変化点の発生時点を示す変化点発生時点信号を
   前記クロック信号に同期して発生する変化点発生時点信
   号発生手段と、前記変化点信号を前記３ビットのシリア
   ル情報に同期した３ビット信号に順次シフトするシフト
   手段と、前記変化点発生時点信号及び前記シフト手段に
   よる３ビット信号をアドレス入力とし、予め前記３ビッ
   トのシリアル情報を前記アドレス入力の組合せに応じて
   書込んだメモリ手段とを含み、このメモリ手段からの読
   出し出力を同期式データとしたことを特徴とする変化点
   符号化回路。
2. （２）前記変化点信号発生手段は前記入力データ信号の
   前記クロック信号に同期した第１の信号と、前記第１の
   信号の前記クロック信号の分周出力に同期した第２の信
   号とを２入力とする排他的論理和回路からなることを特
   徴とする特許請求の範囲第１項の変化点符号化回路。
3. （３）前記変化点信号発生手段は前記メモリ手段内に含
   まれており、このメモリ手段は前記アドレス入力の他に
   更に、前記入力データ信号の前記クロック信号に同期し
   た第１の信号と、前記第１の信号の前記クロック信号の
   分周出力に同期した第２の信号とをアドレス入力とし、
   これ等アドレス入力の組合せに応じて前記３ビットのシ
   リアル情報及び前記変化点信号情報が予め書込まれてい
   ることを特徴とする特許請求の範囲第１項の変化点符号
   化回路。