JP2981356B2 - バイフェーズデータ復号回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はミューズ（ＭＵＳＥ）方
式のハイビジョンビデオディスクプレーヤに利用できる
バイフェーズデータ復号回路に関し、さらに詳細にはミ
ューズ方式のハイビジョンビデオデイスクに記録された
コントロール・アドレス信号のフォーマットを有するバ
イフェーズデータを復号するバイフェーズデータ復号回
路に関する。

【０００２】

【従来の技術】ミューズ方式のハイビジョンビデオデイ
スクに記録されるコントロール・アドレス信号のフォー
マットは図４（ａ）に示す如くである。１ライン期間は
４８０サンプルからなり、１〜１１サンプルは水平同期
期間（図４（ａ）においてＨＤ期間として示す）に、１
２〜１８サンプルの７サンプル分はローレベルに、１９
サンプルからはデータとしてのコントロール・アドレス
信号に割り当てられており、データの先頭にはｎビット
のシンクパターンがあり、その最初のビットは〃１〃に
規定されている。６サンプル（１６．２ＭＨｚクロック
による）分で１ビットとし、図４（ｂ）に示すように〃
１〃は３サンプル分がローレベルで引き続く３サンプル
分がハイレベルとして記録され、図４（ｃ）に示すよう
に〃０〃は３サンプル分がハイレベルで引き続く３サン
プル分がローレベルとして記録される。

【０００３】このように符号化されたバイフェーズデー
タがハイビジョンビデオデイスクに記録されており、か
かるバイフェーズデータを読み出して復号する場合、従
来は、バイフェーズデータのエッジを検出し、エッジを
ＰＬＬ回路に供給してクロックを再生することが行われ
ている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
た方法によるときは回路規模が大きくなるのみならず、
調整個所も多くなるという問題点があるほか、さらに復
調クロックとバイフェーズデータとの位相合わせが難し
いという問題点があった。

【０００５】本発明は、ＰＬＬ回路や、その他のアナロ
グ回路なしに、全デジタル回路によってバイフェーズデ
ータの復調を行うことができるバイフェーズデータ復号
回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明のバイフェーズデ
ータ復号回路は、ミューズ信号のサンプルクロックをバ
イフェーズデータ１ビットに相当するミューズ信号のサ
ンプル数に基づく分周比で分周してバイフェーズデータ
復号用クロックを生成する分周手段と、ミューズ信号を
そのセンタレベルで２値化する２値化手段と、２値化手
段からの出力と分周手段からの出力とを入力する第１排
他論理和演算手段とを備え、第１排他論理和演算手段の
出力を復号データとするバイフェーズデータ復号回路に
おいて、分周手段の出力の前半部分および後半部分のそ
れぞれほぼ中央位置でラッチパルスを出力するラッチパ
ルス発生手段と、ラッチパルス発生手段からの出力ラッ
チパルスで第１排他論理和演算手段からの出力をラッチ
する第１ラッチ手段とを備え、第１排他論理和演算手段
の出力に代えて第１ラッチ手段の出力を復号データとす
ることを特徴とする。

【０００７】本発明のバイフェーズデータ復号回路は、
ラッチパルス発生手段からの出力ラッチパルスで第１ラ
ッチ手段の出力をラッチする第２ラッチ手段と、第１お
よび第２ラッチ手段からの出力を入力とする第２排他論
理和演算手段と、第２ラッチ手段の出力に基づくデータ
がシンクパターンと一致することを検出する一致検出手
段と、第２排他論理和演算手段からの出力に基づく信号
が連続して所定数発生しないことを検出するエラーフラ
グ不検出手段と、一致検出手段の出力とエラーフラグ不
検出手段の検出出力とを論理積演算する論理積演算手段
とを備え、論理積演算手段の出力をシンクパターン検出
出力とすることを特徴とする。

【０００８】

【０００９】

【作用】本発明のバイフェーズ復号回路において、ミュ
ーズ信号のサンプルクロックをバイフェーズデータ１ビ
ットに相当するミューズ信号のサンプル数に基づく分周
比で分周する分周手段によってバイフェーズデータ復号
用クロックが再生され、２値化手段によってミューズ信
号がそのセンタレベルで２値化され、２値化手段によっ
て２値化された出力と分周手段からの出力とが第１排他
論理和演算手段において排他論理和演算されて、ミュー
ズ信号が復号される。この復号においてＰＬＬ回路など
を必要とせず、位相合わせ、調整も殆ど不要である。

【００１０】また、ラッチパルス発生手段から分周手段
の出力の前半部分および後半部分の夫々ほぼ中央でラッ
チパルスが出力され、このラッチパルスにより第１ラッ
チ手段にて第１排他論理和演算手段からの出力がラッチ
されて、このラッチ出力が第１排他論理和演算手段の出
力に代えて復号データとして出力される。したがってジ
ッタによって２値化出力が時間的に変動しても、ジッタ
による影響を受けない復号が行える。

【００１１】ラッチパルス発生手段からの出力ラッチパ
ルスにより第１ラッチ手段の出力が第２ラッチ手段によ
ってラッチされ、第１および第２ラッチ手段からの出力
が入力された第２排他論理和演算手段からエラー信号が
出力され、第２ラッチ手段の出力に基づくデータがシン
クパターンと一致することが一致検出手段によって検出
される。さらにエラー信号が連続して所定数発生しない
ことがエラーフラグ不検出手段によって検出され、論理
積演算手段による一致検出手段の出力とエラーフラグ不
検出手段の検出出力との論理積演算により、シンクパタ
ン検出出力が出力される。

【００１２】

【実施例】以下本発明を実施例により説明する。図１は
本発明の第１実施例の構成を示すブロック図である。

【００１３】ハイビジョンディスクから読み出されたミ
ューズ信号ａはＡ／Ｄ変換器１によって８ないし１０ビ
ットにデジタル化する。デジタル化されたミューズ信号
ａはコンパレータ２によってセンタレベルで２値化す
る。本実施例ではＡ／Ｄ変換器１に供給するＡ／Ｄ変換
クロックにミューズ信号のサンプルクロックの２倍に相
当する３２．４ＭＨｚを用いているので分周器４によっ
て２分周して、Ａ／Ｄ変換クロックに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数のクロックｄ
を生成し、クロックｄにてコンパレータ２からの出力ｂ
をＤフリップフロップ３においてラッチし、ラッチ出力
を入力データｅとする。

【００１４】分周器４の分周出力をクロックｄとし、Ｄ
フリップフロップ３の反転出力ｅ´が高電位期間の間だ
け４ビットバイナリカウンタ５でカウントし、Ｄフリッ
プフロップ３の反転出力ｅ´が低電位になるとカウンタ
５をクリアする。したがってカウンタ５の４ビット目の
出力ｆが高電位となるのは入力データｅが９サンプル
（１６．２ＭＨｚクロックで）以上連続して低電位とな
ったときである。カウンタ５の４ビット目の出力ｆと入
力データｅとはナンドゲート６において論理積演算を行
う。

【００１５】クロックｄは、ナンドゲート６の出力ｇに
よってクリアされる分周回路８に供給して６分周し、こ
の分周出力をバイフェーズデータのデコードクロックｈ
とする。一方、入力データｅは４ビットシフトレジスタ
７に供給し、クロックｄの４パルス分遅延させてカウン
タ５の挿入による位相ずれを補償し、シフトレジスタ７
の出力ｉとデコードクロックｈとは排他論理和回路９に
供給して、排他論理和回路９の出力を復号データｊと
し、復号データを得る。

【００１６】ここで、分周回路８からは、復号クロック
ｈの各半サイクル期間のほぼ中央位置で立ち上がるラッ
チパルスｋを出力する。図２は分周回路８の出力を示す
タイミング図であり、図２（ａ）はクロックｄを示し、
図２（ｂ）はクリアパルスとして入力されるナンドゲー
ト６の出力ｇを示し、図２（ｃ）はデーコードクロック
ｈを示し、図２（ｄ）はラッチパルスｋを夫々示してい
る。

【００１７】復号データｊをＤフリップフロップ１０に
てラッチパルスｋによりラッチする。ここで、ラッチパ
ルスｋは前記のように復号データｊ１ビット当たり２回
出力されているため、復号データｊの前半部分、後半部
分のほぼ中央位置の時点で、Ｄフリップフロップ１０に
おいてラッチされることになる。

【００１８】ラッチパルスｋはＤフリップフロップ１１
にも供給して、Ｄフリップフロップ１０のラッチ出力ｌ
（エル）をＤフリップフロップ１１にてラッチパルスｋ
によりラッチして、Ｄフリップフロップ１１のラッチ出
力ｍを得る。ラッチ出力ｍは復号データとすることもで
き、ラッチ出力ｍを復号データｍとも記す。ｌ（エル）
またはｍを復号データとして用いるときはラッチパルス
ｋが復号データ１ビット当たり２回出力されることを考
慮して、以後の処理を行う必要がある。

【００１９】Ｄフリップフロップ１０および１１の反転
出力ｌ（エル）´およびｍ´は排他論理和回路１４に供
給して排他論理和演算し、エラー信号ｒとして出力す
る。復号データｍをＤフリップフロップ１２においてデ
コードクロックｈの立上りによってラッチし、このラッ
チ出力をデータｐとして出力する。エラー信号ｒはＤフ
リップフロップ１３においてデコードクロックｈの立上
りによってラッチし、このラッチ出力をエラーフラグｓ
として出力する。

【００２０】データｐはシンクパターンのビット数ｎと
同一ビット数のシフトレジスタ１５によってｎビットの
パラレルデータｔに変換し、コンパレータ１６によって
シンクパターンとパラレルデータｔのビットパターンと
を比較して、一致したとき、コンパレータ１６から一致
信号ｕを出力する。

【００２１】一方、エラーフラグｓもシフトレジスタ１
７によってｎビットのパラレル信号ｖに変換し、このパ
ラレル信号ｖをノアゲート１８においてノア演算し、連
続するｎビット内にエラーが発生していないかをチェッ
クする。ｎビット内にエラーが発生していないときのみ
ノアゲート１８の出力ｗは高電位となる。

【００２２】コンパレータ１６からの一致信号ｕと出力
ｗとはアンドゲート１９において論理積演算してシンク
パターン検出信号ｘとして出力する。

【００２３】上記のように構成した本実施例において、
分周器４からＡ／Ｄ変換クロックｃに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数クロックｄが
出力される。一方、Ａ／Ｄ変換器１によりＡ／Ｄ変換ク
ロックｃによってミューズ信号ａがサンプリングされ、
デジタルデータに変換される。このデジタルデータはコ
ンパレータ２によってセンタレベルで２値化される。２
値化された信号はＤフリップフロップ３においてラッチ
されて、入力データｅが出力される。

【００２４】したがって、Ａ／Ｄ変換器１、コンパレー
タ２Ｄフリップフロップ３によって、ミューズ信号がセ
ンタレベルで２値化された入力データｅに変換される。

【００２５】クロックｄはカウンタ５においてカウント
され、カウンタ５は反転された入力データｅ´によって
チップセレクトされ、反転データｅ´の反転データによ
ってクリされるために、カウンタ５の出力ｆが高電位に
なるのは入力データｅが１６．２ＭＨｚクロックによる
９サンプル以上ローレベルが連続したときであって、こ
の場合は５６４ラインにおいてはＨＤ期間の直後のみ、
すなわち図４（ａ）におけるサンプル番号１２からコン
トロール・アドレス信号の最初の１ビットのときにのみ
この状態となる。

【００２６】したがって、ナンドゲート６によって出力
ｆと入力データｅとを論理積演算することによってコン
トロール・アドレス信号の１ビット目の後半部分を特定
することができる。ナンドゲート６の出力ｇによって分
周回路８がクリアされ、分周回路８においてクロックｄ
が６分周される。ここで６分周するのは６サンプルによ
って１ビットが特定されるためである。６分周出力がデ
コードクロックｈとなる。

【００２７】デコードクロックｈはカウンタ５の分だけ
入力データｅに対して位相が遅れているため、入力デー
タｅがシフトレジスタ７によって４サンプル分遅延させ
られ、この遅延されることによって位相が合わされて、
位相が合った出力ｉとなる。ここで、実質上、デコード
クロックｈがバイフェーズデータを複合するデコードク
ロックとなる。

【００２８】出力ｉとデコードクロックｈとは排他論理
和回路９において排他論理和演算されて復号データｊが
得ることができる。復号データｊを出力として取り出し
てもよいことは勿論である。

【００２９】復号データｊとして出力するときにおい
て、ジッタなどの影響によって入データｅが変化してエ
ッジが１サンプル程度ずれることがある。このために、
図３（ａ）に示すように入力データｅにずれがある。図
３（ａ）において実線が実際の入力データｅを示し、破
線がジッタがない場合の本来の入力データｅを示してい
る。図３（ｂ）はデコードクロックｈを示している。こ
の結果、復号データｊは図３（ｃ）に破線で示すように
誤差が生ずる。

【００３０】そこで、分周回路８から図２（ｄ）および
図３（ｄ）に示すタイミングにおいて、ラッチパルスｋ
が出力され、ラッチパルスｋによって復号データｊがＤ
フリップフロップ１０においてラッチされる。したがっ
て、復号データｊの前半部分および後半部分夫々のほぼ
中央位置でラッチされるためラッチ出力ｌ（エル）にお
いてはジッタの影響を受けることがなくなる。したがっ
て復号データｊに代わってＤフリップフロップ１０のラ
ッチ出力ｌ（エル）を復号データとして出力してもよ
い。

【００３１】ラッチパルスｋによって出力ｌ（エル）は
Ｄフリップフロップ１１においてラッチされる。Ｄフリ
ップフロップ１１のラッチ出力ｍもジッタの影響を受け
ることがなくなる。したがって復号データｊおよびラッ
チ出力ｌ（エル）に代わってＤフリップフロップ１０の
ラッチ出力ｍを復号データとして出力してもよい。

【００３２】さらに、上記のようにＤフリップフロップ
１０および１１によって、復号データｊを２回ラッチし
ているので、排他論理和回路１４によってラッチ出力ｌ
（エル）およびｍの排他論理和を取ることによりエラー
信号ｒが得られる。ここで、復号データは〃１〃、〃０
〃のデータで出力されるため、エラー信号ｒは復号デー
タの前半部分と後半部分とが異なるとき高電位となって
エラーであることが示される。

【００３３】次いで、ラッチ出力ｍおよびエラー信号ｒ
がデコードクロックｈによってＤフリップフロップ１２
および１３において夫々ラッチされて、同一タイミング
にてデータｐおよびエラーフラグｓが得られる。

【００３４】一方、コントロール・アドレス信号の先頭
にはｎビットのシンクパターンが存在するため、データ
ｐはデコードクロックｈにより、シフトレジスタ１５で
ｎビットのパラレルデータｔに変換され、コンパレータ
１６によってシンクパターンと比較されて一致が検出さ
れる。

【００３５】また、エラーフラグｓは５４６ライン以外
では大きい確率で出力されるため、エラーフラグｓはデ
コードクロックｈによりシフトレジスタ１７でｎビット
のパラレルデータｖに変換され、変換されたパラレルデ
ータｖはノアゲート１８においてノア演算される。した
がって、ｎビットの間、連続してエラーフラグｓがロー
レベルのときノアゲート１８の出力がハイレベルとなっ
て、エラーがｎビット継続してないことが検出される。

【００３６】コンパレータ１６からの一致検出出力ｕと
ノアゲート１８からの出力ｗとが論理積演算されて、シ
ンクパターン検出出力ｘが出力される。

【００３７】

【発明の効果】以上説明した如く本発明のバイフェーズ
データ復号回路によれば、ＰＬＬ回路を用いることな
く、デコードクロックが得られて、簡単な構成によって
バイフェーズデータを復号することができる効果のほか
に、位相合わせも複雑でなく、調整個所も少ないという
効果が得られる。

【００３８】また、ジッタの影響を受けない復号データ
を得ることもできる効果がある。さらにまた、シンクパ
ターンを検出することもできる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の作用の説明に供するタイミ
ング図である。

【図３】本発明の一実施例の作用の説明に供するタイミ
ング図である。

【図４】バイフェーズ符号化されるコントロール・アド
レスデータのフォーマットを示す模式図である。

【符号の説明】

１ Ａ／Ｄ変換器 ２および１６ コンパレータ ３、１０〜１３ Ｄフリップフロップ ４ 分周器 ５ カウンタ ６ ナンドゲート ７ ４ビットシフトレジスタ ８ 分周回路 ９および１４ 排他論理和回路 １５および１７ シフトレジスタ １８ ノアゲート １９ アンドゲート

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ミューズ信号のサンプルクロックをバイ
   フェーズデータ１ビットに相当するミューズ信号のサン
   プル数に基づく分周比で分周してバイフェーズデータ復
   号用クロックを生成する分周手段と、ミューズ信号をそ
   のセンタレベルで２値化する２値化手段と、２値化手段
   からの出力と分周手段からの出力とを入力する第１排他
   論理和演算手段とを備え、第１排他論理和演算手段の出
   力を復号データとするバイフェーズデータ復号回路にお
   いて、 分周手段の出力の前半部分および後半部分のそれぞれほ
   ぼ中央位置でラッチパルスを出力するラッチパルス発生
   手段と、ラッチパルス発生手段からの出力ラッチパルス
   で第１排他論理和演算手段からの出力をラッチする第１
   ラッチ手段とを備え、第１排他論理和演算手段の出力に
   代えて第１ラッチ手段の出力を復号データとすることを
   特徴とする バイフェーズデータ復号回路。
2. 【請求項２】 請求項１記載のバイフェーズデータ復号
   回路において、ラッチパルス発生手段からの出力ラッチパルスで第１ラ
   ッチ手段の出力をラッチする第２ラッチ手段と、第１お
   よび第２ラッチ手段からの出力を入力とする第２排他論
   理和演算手段と、第２ラッチ手段の出力に基づくデータ
   がシンクパターンと一致することを検出する一致検出手
   段と、第２排他論理和演算手段からの出力に基づく信号
   が連続して所定数発生しないことを検出するエラーフラ
   グ不検出手段と、一致検出手段の出力とエラーフラグ不
   検出手段の検出出力とを論理積演算する論理積演算手段
   とを備え、論理積演算手段の出力をシンクパターン検出
   出力とする ことを特徴とするバイフェーズデータ復号回
   路。