KR100217146B1 - 자기매체 데이타 기억시스템에서의 펄스검출을 위한 적합화 방법 및 장치 - Google Patents

자기매체 데이타 기억시스템에서의 펄스검출을 위한 적합화 방법 및 장치 Download PDF

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Abstract

자기 기억 시스템으로부터 발생되는 타입의 원 데이터 신호는 그 원 데이터 신호가 적합화 임계를 통과한 후 가장 높은 피크를 검출함으로써 적합하게 된다. 이러한 피크는 실제 데이터 펄스 위치를 지시하는데 이용된다. 원 데이터 신호가 최소의 적합화 임계를 통과하고 한 후 가장 높은 피크의 위치는 비교기에 연결되는 캐패시터를 충전하기 위한 트랜지스터 회로를 이용해 또는 3-레벨 적합화 구조를 통해 검출될 수 있다. 3-레벨 적합화를 이용할 때, 일조의 비교기 및 플립플롭은 원 데이터 신호의 피크의 위치를 검출하는데 이용된다.

Description

자기매체 데이타 기억시스템에서의 펄스검출을 위한 적합화 방법 및 장치
제1도는 제1도 피크 임계레벨 식별 방법을 이용하는 시스템에서 인코딩 펄스 데이타신호, 원 데이타 출력신호 그리고 식별된 데이타 출력신호 사이의 관계를 나타내는 그래프.
제2도는 본 발명에 이용되는 식별회로의 블록도.
제3도는 제2도의 식별회로의 여러 위치에서의 전압과 시간사이의 관계를 나타내는 그래프.
제4도는 제2도의 식별회로에 이용되는 피크 검출기회로의 개략도.
제5도는 제2도의 식별회로에 이용되는 시프트 레지스터 논리회로의 구체적인 블록도.
제6도는 제5도의 회로에 대한 타이밍도.
제7도는 제5도의 시프트 레지스터의 비트 패턴의 예를 나타내는 도면.
제8도는 본 발명에 이용되는 3-레벨 식별회로의 논리회로에 대한 블록도.
제9도는 제8도의 3-레벨 식별회로에 대한 타이밍도와 함께 원 데이타 신호를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
22 : 임계레벨 검출회로 24 : 분리기
26 : 플립플롭 28 : 논리회로
31 : 자동이득 제어회로 33 : 자기 변환기
본 발명은 자기테이프 또는 디스크 시스템으로부터 판독되는 유효 데이터를 식별하는 장치 및 방법에 관한 것이다. 특히, 본 발명은 자기 테이프 또는 디스크 드라이브 기억장치에 이용되는 자기헤드에 의해 발생되는 타입의 원 데이터 신호에서 발생하는 유효 데이타 피크를 식별하는 방법 및 장치에 관한 것이다.
컴퓨터 디스크 드라이브와 같은 자기 기억 시스템에서, 디지탈 정보는 디스크 표면에 자기적으로 저장된다. 디지탈 정보는 회전하는 자기 디스크의 표면의 연속적인 구역을 선택적으로 극화함으로써 표시된다. 이 정보가 기억 디스크로부터 판독될 때, 매체의 자기 분극이 감지되어 전기출력 신호, 즉 원 데이타 신호로 변환된다. 원 데이타 신호는 자기 디스크에 있는 자속밀도의 상대 강도를 나타낸다. 이러한 판독 및 기입 동작은 자기 판독/기입헤드를 통해 달성된다.
자기 디스크상에는 고레벨의 정보 저장 밀도를 제공하는 것이 매우 바람직하다.
기록시스템의 설계기준은 시스템의 성능을 손상시킴이 없이 기록표면에 대한 가능한한 높은 구역밀도를 제공하는 것이다. 바람직스럽지 못하게도, 저장밀도가 증가하게 되면 원 데이타 신호의 잡음 레벨이 증가하게 된다. 이러한 잡음신호를 일으키는 근원에는 디스크 표면의 불규칙성 및 근접한 전기장치에 관련된 전자 잡음이 포함될 수 있다. 게다가, 1, 7 코드와 같은 고밀도 데이타 코딩구조는 원 데이타 출력신호의 자화율을 불필요한 잡음으로까지 더욱 증가시킬 수 있다. 상기 1, 7 코드는 어떤 2 인접 자속 셀과 단지 7 인접 자속셀 간의 단일 영 자속셀을 이용한가. 디스크 용량을 증가시키기 위해 넓은윈도우를 이용하는 코드는 잡음 및 누화 자화율을 유도하는 큰 대역 폭 및 긴 베이스라인을 갖는다. 이 잡음문제는 자기판독 헤드가 트랙을 벗어나 약간 표류하게 될 경우 더욱 악화될 수 있다.
디스크 용량을 증가시키고 최소의 펄스분리를 갖는 데이타 코딩구조는 심볼간의 간섭으로 인해 근접하게 간격진 펄스의 감소된 진폭레벨을 제공한다. 이것은 펄스 식별(qualification) 레벨을 낮아지게 하는 신호 대 잡음 비의 감소를 일으키고, 더욱이 오프 트랙 잡음 문제를 증가시킨다.
임계레벨을 초과하는 제1의 피크가 데이타펄스의 위치인 것으로 취해지는 간단한 펄스 식별 방법은 더이상 적당하지 않다. 식별 레벨은 통상 원 데이타 출력신호에 있는 잡음으로 인해 동등한 수의드롭아웃(dropout)과 동등한 수의엑스트라(extra)펄스가 존재하도록 세트되었다.
그러나, 크게 분리된 펄스간의 긴 베이스라인에 위치되는 낮아진 식별 임계 레벨 및/또는 피크를 초과하여 복수의 피크가 발생하는 경우 데이타 밀도가 감소되는 코딩구조는 현저히 많은 기회를 가질 것으로 기대될 수 있다. 진폭이 소정의 레벨을 초과하지 않는 데이타 피크의 자격을 박탈하는데 이용되는 임계 검출기는 신호레벨과 잡음레벨 간의 비가 작을 경우 오류의 데이타 피크의 자격을 박탈하는데 적당치 않다.제1의 피크식별은 많은 펄스 위치를 적당한 윈도우 외측에 배치시키는 것으로 기대될 수 있다. 이것은 데이타 디코딩 문제를 일으킬 뿐만아니라 판독회로에 이용되는 위상 고정루프가지터를 일으키게 한다.
본 발명의 목적은 판독 동안 자기판독/기입 헤드에 의해 발생되는 데이타 신호의 피크를 정확하게 식별하는데 있다. 본 발명은 고밀도 코딩구조에서와 같이 큰 대역폭과 긴 베이스라인을 갖는 코딩 구조에 특히 유용하다.
본 발명은 자기 판독헤드가 트랙을 약간 벗어난 경우 특히 문제가 될 수 있는 잡음 및 누화에 대한 자화율을 감소함으로서 데이터 신호의 식별을 개선한다.
본 발명은 원 데이타 신호가 어떤 최소의 식별 임계레벨을 통과한 후 원 데이타 신호의 제1 의 가장 높은 피크를 이용한다. 최소의 식별 임계레벨(1, 7 코드와 같은 고밀도 코드구조에 제공되는 감소된 진폭 구조로 인한)은 대부분의 드롭아웃을 피하기 위해 낮아지게 된다. 증가된엑스트라펄스의 수에 관련된 문제는 가랑 큰 피크만을 인지함으로써 제거된다. 가장 큰 피크는 일반적으로 적당한 윈도우 내에서 일어날 것이다.
원 데이타 출력신호의 가장 높은 피크는 피크 검출기를 사용하여 위치가 검출된다. 피크 검출기는 예컨대 비교기가 후속되는 캐패시터를 충전하기 위한 트랜지스터를 포함한다. 캐패시터 전압은 트랜지스터를 통해 가장 높은 피크레벨까지 충전되고 다음 윈도우의 초기에서 리세트된다. 그 다음, 논리회로는 가장 높은 피크가 발견되는 때를 결정하기 위해 그리고 상응하는 데이타 펄스를 출력하기 위해 제공된다. 이 논리회로는 회로에 지연을 부가하고, 위상 고정 루프를 동기로 유지하기 위해 가장 높은 임계레벨을 초과하여 발생하는 펄스들만 위상 고정루프 위상 검출기로 보낸다. 이것은 위상 고정루프에 관련해 다수의 드롭아웃을 초래할 수 있다. 그러나, 위상 고정 루프들은 원래 부정하게 위치된 펄스에 대해서 보다 드롭아웃에 덜 민감하다. 감소된 임계레벨은 데이타 펄스 식별 회로에 이용될 수 있다.
원 데이타 출력신호에서의 제1의 가장 높은 피크의 위치도 3-레벨 식별구조를 이용하여 결정될 수 있다. 원 데이타 신호의 각각의 피크는 한 세트의 플립플롭을 트리거시키며, 플립플롭의 입력은 각각 전체로 3개의 임계레벨을 만들어내기 위한 상응하는 식별 레벨을 갖는 한세트의 비교기에 접속된다. 플립플롭 세팅의 패턴에 의해, 논리회로는 데이타 피크가 발생 되는 곳, 그들의 상대 레벨 그리고 제1의 가장 높은 피크의 위치에 기초된 원 데이타 신호의 실제 피크의 위치를 결정할 수 있다.
제1도는 인코딩 펄스 데이타신호(10), 상응하는 원 데이터신호(12), 그리고 식별된 출력신호(14)를 그래프적으로 보여준다. 여기서, 상기 식별은 식별레벨 위의 주어한 극성의 제1의 피크의 검출에 기초를 두고 있다.
그래프(12)에 부호 16 및 18로 도시된 점선은 원 데이타신호(12)를 식별하는데 이용되는 양 및 음의 전압 임계레벨을 나타낸다.
제1도는 종래의 제1의 피크 임계레벨 식별방법에 관련된 문제를 나타낸다. 제1도의 그래프(14)에는 a에서 l까지의 12개의 점이 있고, 각각은 그래프(14)에 따라 시간상 상이한 지점에 관련된다. 점 e, i 및 j 는 특히 흥미가 있다. 점 e는드롭아웃으로 칭해지는 것을 보여주고 있는 바, 거기서 자기기억매체에 저장되는 정보로부터 만들어지는 원 데이타 신호는 너무 약해서 임계레벨(16, 18) 및 트리거 출력신호(14)에 도달할 수 없다.
따라서, 제1도의 그래프(14) 상의 점 e에서 발생되야만 했던 데이타 펄스가 소실되었다. 이 드롭아웃은 예컨데 기억매체의 표면의 불규칙성 때문일 것이다.
제1도의 그래프(12)의 점 i는 엑스트라 펄스의 발생을 보여준다. 이 펄스는 그래프(12)의 상부 임계레벨(16) 위로 연장된 것으로 도시되어 있다. 제1도에 도시된 제1의 피크 식별구조는 그 제1의 펄스를 실제 데이터 펄스로 잘못 판정하고 있다. 데이타 펄스의 정확한 위치는 제1도의 점 i에 도시되어 있다.
본 발명을 이용하면, 원 데이타 신호를 식별하는데 이용되는 식별 레벨은 드롭아웃(제1도의 점 e)이 거의 일어나지 않을 정도로 낮아질 수 있다. 게다가, 본 발명은 제1도의 점 i와 같은 엑스트라 펄스에 의해 거짓으로 트리거되지 않는다.
제2도는 임계레벨 검출회로(22), 분리기(24), 플립플롭(26) 및 논리회로(26)를 포함하는 본 발명의 일 실시예의 블록도(20)를 나타낸다. 임계레벨 검출회로(22)는 바람직하게 펄스 검출기, 저레벨 게이트 및 극성검출기회로(도시안됨)를 포함한다. 논리회로(28)는 자세히 후술되는 바와같이 가장 높은 피크의 위치를 식별하기 위한 시프트 레지스터(도시안됨)를 포함한다. 플립플롭(26)은 바람직하게 D 플립플롭이다.
임계레벨 검풀회로(22)는 자기변환기(33)에 의해 발생되는 신호에 작용하는 자동이득제어회로(31)로부터 라인(30)을 통해 원 데이타신호를 수신한다. 임계레벨 검출회로(22)는 또한 전압 임계 기준라인(32)에서 기준임계 전압을 수신한다. 임계레벨 검출회로(22)는 3출력, 즉 라인(34)을 통해 인코딩 펄스데이타, 라인(36)을 통해 극성아운(polarity out)(높음), 그리고 라인(38)을 통해 극성아운(낮음)을 제공하고, 이들은 각각 분리기(24)에 의해 수신된다. 플립플롭(26)은 그것의 클럭입력(40)에서 인코딩 펄스데이타 라인(34)에 연결되고, 그것의 D 입력(42)에서 극성아웃(낮음) 라인(38)에 연결된다. 플립플롭(26)은 클록 극성라인(46)에 연결되는 Q 출력(44)을 제공한다.
분리기(24)는 논리회로(28)에 연결되는 동기펄스라인(48)과 판독 클록라인(50)을 제공한다. 논리회로 (28)는 또한 플립플롭(26)의 Q 출력(44)으로부터 클록 극성라인(46)에 연결된다. 논리회로(28)는 게이트 동기펄스 데이타 라인(52)과 클록라인(54)을 제공한다.
제3도는 동작 동안의 블록도(20)의 논리회로 타이밍도를 나타낸다. 그래프(56)는 제2도의 라인(30)에서 전달되는 원 데이타신호를 나타낸다. 양 및 음의 낮은 전압 임계레벨이 제3도의 그래프(56)에서 각각 점선(58, 60)으로 도시되어 있다. 양의 높은 전압임계 및 음의 높은 전압임계 레벨은 그래프(56)에서 각각 점선(62, 64)으로 도시되어 있다. 이 임계 전압 레벨들은 제2도의 전압 임계 기준라인(32)에서 제공되는 전압에 의해 형성된다.
제3도의 그래프(66)에서, 극성아웃(낮음)의 그래프는 실선으로 표시되고, 극성아웃(높음)의 그래프는 점선으로 표시되어 있다. 상기 2개의 극성 아웃 신호는 각각 극성아웃(높음) 라인과 극성아웃(낮음) 라인(36, 38)으로부터 얻어진다. 그래프(68)는 제2도의 라인(34)에서 전달되는 인코딩 펄스데이타를 나타낸다.
그래프(70)는 플립플롭(26)에 의해 제공되는 클록 극성라인(46)으로부터의 클록 극성신호를 나타낸다. 그래프(72)는 동기 펄스라인(48)에서 얻어지는 동기 펄스데이타를 나타낸다. 그래프(74)는 게이트 동기펄스 데이타라인(52)에서 얻어지는 논리회로(28)에 의해 제공되는 게이트 동기펄스 데이타를 나타낸다.
라인(30)에 의해 제공되는 원 데이타신호는 원 데이타신호가 임계레벨 검출회로(22)를 트리거할 수 있을 정도로 자동이득 제어회로를 통해 증폭된다. 전압 임계 레벨은 전압임계 기준라인(32)에 의해 임계레벨 검출회로(22)에 제공되는 전압을 조정함으로써 세팅될 수 있다. 기준라인(32) 상의 전압을 변화시킴으로써 그래프(56)에 도시된 임계레벨(5864)이 상응하게 변화된다. 2개의 극성신호는 그래프(66)로 도시되어 있으며, 실선은 양 및 음의 낮은 전압 임계레벨(58, 60)을 이용해 발생되고, 점선은 양 및 음의 높은 전압 임계레벨(62, 64)을 이용해 발생 된다. 그래프(68)에 도시된 인코딩 데이타신호는 제로교차 검파의 적당한 극성을 갖는 신호들만이 라인(34)에 인코딩 데이타 펄스를 일으킬 수 있도록 표준 dv/dt 및 제로교차 검파를 이용해 임계레벨 검출회로(22)에 의해 발생된다. 게다가, 피크 검파의 방법이 이용되며, 이 방법은 진폭이 단조롭게 증가하는 피크만이 그래프(68)의 인코딩 펄스 데이를 발생시키게 한다. 이러한 단조롭게 증가하는 인코딩 펄스 데이타 및 극성정보는 분리기(24)의 표준 위상 고정루프 및 데이타 분리기에 보내진 후 논리회로(28)의 시프트 레지스터 및 게이팅 논리회로에 보내진다. 이 회로는 어떤 일정한 극성 간격에서의 최후의 동기펄스를 제외한 전부를 제거한다.
데이타 윈도우 내에서의 단조롭게 증가하는 펄스만이 인코딩 펄스 데이타 라인(34)에 표시되기 때문에, 펄스 극성 윈도우 내에서 인코딩 펄스데이타 라인(34) 상의 최후의 펄스에 해당하는 게이트 동기 펄스데이타 라인(52) 상의 게이트 동기펄스를 제공함으로써 그 윈도우 내에서 발생하는 가장 높은 레벨만이 게이트 동기펄스 라인(52)에 표시될 것이다.
극성아웃(높음) 라인(36) 및 극성아웃(낮음) 라인(38)이 둘 다 동일한 높음이나 낮음 상태인 인코딩 펄스 데이타만이 위상 고정루프에 의해 위상 검출기 정보로서 이용된다. 이것은 인코딩 펄스 데이타를 트리거하는 좀더 낮은 데이타 피크에 의해 발생되는 나쁜 위상정보를 제거한다. 그러나, 모든 인코딩 펄스데이타는 데이타 분리기에 의해 이용되고 동기화된 펄스데이타로 재조정 된다. 시프트 레지스터(28)는 그래프(74)에 도시된 게이트 동기 펄스 데이타에 제3도에 시간 지연(76)으로 도시된 지연을 부가한다.
제4도는 제2도의 임계레벨 검출회로(22)에 이용되는 트랜지스터(78)를 포함하는 피크 검출기회로(76)를 나타낸다. 트랜지스터(78)의 콜렉터는 저항(82)을 통해 공급전압(80)에 연결된다. 트랜지스터(78)의 에미터는 캐패시터(86)를 통해 전기접지(84)에 연결된다. 트랜지스터(78)의 베이스는 입력(88)으로부터 자동 이득 제어된 원 데이타신호를 수신한다. 피크검출기(90)는 트랜지스터(78)의 콜렉터와 기준전압(92)에 연결되고, 출력(94)을 제공한다. 피크검출기(90)와 트랜지스터(78)는 입력(88)으로부터의 데이타신호에서 단조롭게 증가하는 피크를 검출하는데 이용된다.
제3도의 그래프(56)에 도시된 원 데이타 신호는 다수의 피크를 포함한다. 양의 낮은 전압 임계레벨(58)과 높은 임계레벨(62) 그리고 음의 낮은 전압 임계레벨(60)과 높은 전압 임계레벨(64)이 제3도의 그래프(56)에 도시되어 있다. 트랜지스터(78)와 피크 검출기(90)는 상응하는 양 또는 음의 전압 임계레벨(58 또는 60)의 위 또는 아래에 주어진 극성 범위 내에서 단조롭게 증가하는 그래프(56)에 도시된 원 데이타신호에서 상기 데이타의 피크만을 나타내는 펄스를 갖는 데이타펄스 신호를 만들어 내도록 결합하여 작동한다. 따라서, 최소의 전압 임계레벨(58, 60)에 도달하지 않는 피크는 피크검출기(90)의 출력에 상응하는 데이타펄스를 만들어내지 못한다.
피크 검출기회로(76)는 입력(88)에 제공되는 가장 높은 신호값을 나타내는 충전상태를 유지하는 캐패시터(86)를 포함한다. 신호입력이 증가할 때, 트랜지스터(78)는 캐패시터(86)를 충전하도록 도통된다. 피크에서, 트랜지스터(78)는 입력(88)에 의해 제공되는 입력신호가 원 데이타 신호의 주어진 극성 윈도우 내에서의 선행 입력신호 크기를 초과하는 크기를 가질 때만 도통한다. 따라서, 선행 피크만큼 크지 않는 제3도의 그래프(56)에서의 신호 피크는 제3도의 그래프(68)에 도시된 피크검출기(90)의 출력(94) 상의 펄스를 발생시키지 않을 것이다. 피크 검출기회로(76)는 원 데이타 신호의 극성 윈도우 반전시 리세트된다.
임계레벨 검출회로(22)는 분리기(24)에 출력(94)을 제공하는 바, 이 출력(94)은 각각 라인(36, 38)에서 높고 낮은 신호 극성과 함께 라인(34)에 인코딩 펄스 데이터를 포함한다.
제5도는 제2도에 도시된 논리회로(28)의 세부적인 논리회로 블록도이다. 논리회로(28)는 시프트논리회로(100)에 연결되는 시프트 레지스터(96, 98)를 포함한다. 시프트 레지스터(96)는 데이타 시프트 레지스터이고, 시프트 레지스터(98)는 극성 시프트 레지스터이다. AND 게이트(102)는 출력(104)을 갖는 데이타 시프트 레지스터(96)와 출력(106)을 갖는 시프트 논리 회로(100)에 연결된다. 데이타 시프트 레지스터(96)와 극성 시프트 레지스터(98)의 클록 입력은 판독 클록라인(50)으로부터 클록펄스를 수신한다. 데이타는 동기펄스라인(48)으로부터 데이타 시프트 레지스터(96) 상에 로딩된다.
극성 시프트 레지스터에 대한 데이타는 플립플롭(108), 배타적 OR 게이트(110) 및 인버터(112)를 이용한 플립플롭(26)에 의해 제공되는 클록 극성라인(46) 상의 신호로부터 발생된다.
극성 시프트 레지스터(98)는 양의 극성에 대한 2진수1들과 음의 극성에 대한 2진수0들을 수신한다. 유사하게, 분리기(24)의 동기펄스라인(48) 상의 데이타는 데이타 시프트 레지스터(96) 상에 로딩된다. 2개의 시프트레지스터(96, 98)는 판독 클록라인(50)을 이용해 동일 속도로 클록된다. 클록율은 분리기(24)의 위상 고정루프로부터 유도된다. 시프트 논리회로(100)는 데이타 시프트 레지스터(96)와 극성 시프트 레지스터(98)와 결합되어 작동한다. 시프트 논리회로(100)는 클록펄스라인(46)에 제공되는 극성펄스의 전이 전에 발생하는 동기펄스 데이타라인(48)에 제공되는 판독 펄스열에 최후 펄스를 위치시킨다. 그 다음 시프트논리회로(100)는 상기 열의 최후의 데이타 펄스를 제외하고는 극성 시프트 레지스터(98)로 부터 유도되는 바와 같은 동일한 속성 기간 내에 발생하는 데이타 시프트 레지스터(96)의 모든 데이타 펄스를 차폐한다.
이것은 펄스 데이타가 판독 클록라인(50)에 의해 데이타 시프트 레지스터(96)를 통해 클록되기 때문에 AND 게이트(102)에 연결되는 시프트 논리 회로(100)의 인에이블 출력(106)을 선택적으로 활성화 시킴으로서 실행된다.
상기 최후의 데이타 펄스는 원 데이타 신호에 대한 주어진 극성 사이클 내에서 임계레벨 검출회로(22)에 대한 원 데이타신호 입력에 의해 달성되는 제1의 가장 높은 피크를 나타낸다.
AND 게이트(102)의 출력은 인코딩 펄스데이타 라인(34)에 제공되는 순서적으로 최후의 데이타펄스만이 원 데이타신호의 주어진 극성 영역 내에서 게이트 동기출력(52)으로 논리회로(28)를 통해전달된다. 그때, 데이타 시프트 레지스터(96)의 게이트 동기출력(52)은 데이타 및 클록신호를 회복시키기 위해 위상 비교기(도시안됨) 및 위상 고정루프(도시안됨)를 통해 처리될 수 있다. 데이타 시프트 레지스터(96), 시프트논리회로(100) 그리고 위상 시프트 레지스터(98)를 포함하는 논리회로(28)는 회로에 시간 지연을 부과한다.
위상고정 루프를 동기로 유지하기 위해, 높은 임계레벨(제3도에서 62 및 64 )을 초과해 발생하는 펄스만이 위상 고정루프 위상 검출기에 보내진다.
이것은 위상 고정루프에 관련해 다수의드롭아웃을 초래할 수 있으나, 그러한 회로들은 본래 부정하게 위치된 펄스에서보다 드롭아웃에 덜 민감하다. 이 문제는 제3도에 도시된 바와 같은 높고 낮은 임계레벨(5864)을 이용함으로서 개선된다. 데이터 라인(36, 38)은 높고 낮은 임계정보를 분리기(24)의 위상 고정루프(도시안됨)에 전달한다. 높은 그리고 낮은 임계라인(36, 38)이 둘 다 동일한 상태에 있는(제3도의 그래프(68)로 도시된) 인코딩 펄스데이타만이 위상 검출기 정보를 위한 위상 고정루프에 의해 이용된다.
이것은 라인(34)에 인코딩 펄스 데이타를 유도할 수 있는 좀더 낮은 피크에 의해 발생될 수 있는 나쁜 위상 정보를 제거하는 것이다. 그러나, 제3도의 그래프(68)에 도시된 모든 펄스데이타는 단조로운 피크검출 회로에 의해 이용된다.
이 회로는 특히 긴 베이스라인과 낮은 분해능이 동시에 발생할 수 있는 1, 7 코드와 같은 고밀도 코드에 이용될 때 오프 트랙현상을 개선한다.
시프트 레지스터(96, 98)를 이용하면, 시프트 레지스터의 용량에만 의존해 요구되는 만큼 많이 앞을 볼 수 있게 된다. 회로는 다음의 근접한 극성 피크까지 여러가지로 앞을 내다볼 수 있다. 이 기억 특징은 펄스검출에 실제 펄스만을 이용하는 방법을 능가하는 독특한 이점이다. 그러나, 이 회로는 시프트 레지스터(96, 98)로 인해 삽입된 지연을 견딜만큼 층분히 강해야만 한다. 1, 7 코드에 대해, 이러한 지연은 최악의 경우의 존속 기간인 4.66 데이터 비트를 가질 것이다.
제6도에는 제5도의 논리회로(28)에 대한 논리 회로도가 도시되어 있다. 동기 펄스신호가 그래프(114)로, 라인(54)으로부터의 클록신호가 그래프(116)로, 그리고 라인(46)으로부터의 클록 극성 신호가 그래프(118)로 도시되어 있다. 클록 극성신호(118)는 동기 펄스신호(114)의 동기 펄스에 앞서 언제나 상태를 바꾼다. 회로설계로 인해 이것은 언제나 그러할 것이다.
클록신호(116)의 상승에지는 극성정보 및 데이타를 시프트 레지스터(96, 98)로 각각 시프트할 것이다. 데이타 시프트 레지스터(96)는 자속 반전이 검출되었을 때는 언제나1레벨의 논리를 포함한다. 극성 시프트 레지스터(98)는 통상1레벨 논리를 포함하고, 원 데이타신호에서 극성변화가 발생된 때는 언제나0레벨로 될 것이다. 시프트 레지스터(96, 98)와 논리 회로(100)의 전체 동작은 원 데이타신호의 주어진 극성 영역에서의 최후 자속 반전에 대한 데이타 출력만을 제공하는 것이다. 시간적으로 앞서 발생하는 동일 극성의 어떤 자속 반전들은 제거될 것이다. 시프트 레지스터(96, 98)와 비교 논리회로(88)를 이용해서, 상기 펄스제거는 다음의 규칙에 의해 성취된다;(1) 극성 시프트 레지스터(98)에서의0은 데이타 시프트 레지스터(96)에서의 상응하는 데이타의 극성이 극성을 바꾸었다는 것을 나타낸다. (2)데이타 시프트 레지스터(96)의 위치에서의1은 자속 반전위치를 나타낸다. 만일 상응하는 극성 시프트 레지스터(98) 위치에0이 있다면, 실제 극성은 그 자속반전 발생 전에 변화한다. 그러므로, 제7도에 도시된 데이타를 참조할 때, 데이타 시프트 레지스터(96)의 위치(A1) 및 (A4)은 극성이 다르나, 데이터 위치(A4) 및 (A6)은 극성이 동일하다.(3) 데이타 시프트 레지스터(96)에서의1이 A6 위치에 도달한 경우, 시프트 레지스터(96)에서의 모든 후속하는1들은 시프트 레지스터(96)에서 극성 시프트 레지스터(98)의 그들 자신의 위치와 그리고 데이타 시프트 레지스터(96)에서의1의 위치까지 그리고 그 위치를 포함하는 극성 위치와 비교된다. 만일 이1들의 모두가(0으로 표시되는) 적어도 단일 극성 변화라는 것을 인식 한다면, 그때 위치 A0의1은 데이타로서 출력된다.
만일 데이타 시프트 레지스터(96)에서의 후속하는1들 중 어느 것도 진행0을 인식하지 못한다면, 위치 A0의 데이타는 다른 더 늦은1과 동일한 극성이어야 하고, 그것은 AND 게이트(102)에 의해 제거된다.
이것은 수학적으로 다음의 부을 방정식으로 표시될 수 있다.
Enable = (A961A981)+[A962(A981A982)]+
[A963(A981A982A983)]...+
[A966(A981A982A983A984A985A986)]
여기서 A96lA966 은 데이타 시프트 레지스터(96)에서의 데이타 위치를 나타내고, A98lA986 은 위상 시프트 레지스터(98)에 저장된 데이타의 위치를 나타낸다.
원 데이타 사이클의 기간동안 가장 높은 피크의 위치는 3-레벨 식별 구조를 이용해 검출될 수 있다. 각각의 피크는 입력이 한세트의 비교기에 접속되는 한세트의 플립플롭을 트리거하고, 각각의 비교기는 하나의 입력으로 식별 전압 기준레벨을 그리고 나머지 입력으로 원 신호를 갖는다. 이 비교기의 출력은 플립플롭을 트리거한다. 원 데이타 신호의 형태는 플립플롭의 세팅 패턴을 검출함으로서 논리회로의 어떤 트리거가 가장 높은 판독신호에 의해 발생되었는가를 결정할 수 있는 식으로 플립플롭의 상태를 결정한다.
이 논리회로는 회로에 시간 지연을 삽입한다. 위상 고정루프를 동기로 유지하기 위해, 3임계 레벨 중 중간 식별 임계레벨을 초과해서 발생하는 펄스만이 위상 고정루프 검출기로 보내진다. 이것은 여전히 위상 고정루프와 관련해 다수의드롭아웃을 초래할 수 있다. 그러나, 위상 고정루프 회로는 본래 부정하게 위치된 펄스에 대해서 보다 드롭아웃에 덜 민감하다.
제8도는 3-레벨 검출회로(120)를 나타낸 것이다. 회로(120)는 비교기(122134)와 D 플립플롭(136146)을 나타낸다. 이 3-레벨 검출회로(120)는 또한 리세트 및 동기논리회로(148)와 인코더 논리회로(150)를 포함한다. 자동 이득 제어기(31)로부터의 원 데이타신호는 비교기(122134) 상의 비반전 입력에 연결되는 입력(152, 154)에 제공된다. 3-레벨 임계전압(VtH, VtM및 VtL)은 비교기(122134) 상의 반전 단자에 연결된다. VtH는 고레벨 임계전압을 나타내고, 비교기(126 및 134)의 반전 단자에 연결된다.
VtM은 중간-레벨 임계전압을 나타내고, 비교기(124, 132)의 반전입력에 연결된다. VtL은 저레벨 임계전압을 나타내고, 비교기(122, 130)의 반전입력에 연결된다. 비교기(128)의 입력은 자기 변환이(도시안됨)로부터 제공되는 원 데이타 신호의 도함수의 제로교차를 나타내는 전압신호를 수신한다. 비교기(128)의 반전 및 비반전된 출력은 플립플롭(136146)에 의해 이용되는 클록 신호를 제공한다.
플립플롭(136146)의 D 입력은 비교기(122134)의 출력에 연결된다. 플립플롭(136146)의 Q 출력은 리세트 및 동기 논리회로(148)에 연결된다. 비교기(136146)에 대한 리세트 입력은 또한 리세트 및 동기논리회로(148)에 연결된다. 리세트 및 동기 논리회로(148)는 라인(b0b2) 상에 인코딩 2진 출력을 제공하는 인코더 논리회로(150)에 제9도의 라인(a0a5) 상의 2진 출력을 제공한다.
제로교차 비교기(128)의 입력은 양의 피크만이 양의 임계레벨 상에서 재조절되고 그리고 음의 피크만이 음의 임계레벨 상에 재조절되는 식으로 미분 및 제로교차 검파인 표준방식을 이용해 유도된 전압 정보를 전달한다. 이 기술을 이용하면, 원 데이타 신호의 각각의 피크는 원 데이타 신호의 도함수에서의 제로 교차점을 감지함으로써 검출될 수 있다.
제9도는 자동이득제어기(31)(제2도 참조)로부터의 원 데이타 신호와 플립플롭(134146) 상의 상응하는 Q 출력의 그래프이다. 원 데이타 신호는 V152 V154로 표시되고 제8도에 도시된 입력(152)과 입력(154) 사이의 전압차를 나타낸다. 제9도에 점선으로 표시된 양 및 음의 VtH, VtM및 VtL은 3-레벨 식별회로(120)에 의해 이용되는 3 전압 임계레벨을 나타낸다. 플립플롭(136146)의 출력은 Q136 Q146으로 표시된다. Q136, Q138및 Q140은 원 데이타 신호가 각각 저전압 임계레벨, 중간 전압 임계레벨 그리고 고전압 임계레벨을 초과한 때를 나타낸다. Q142, Q144및 Q146은 Vl52 Vl54에서 얻어진 원 데이타신호가 각각 -VtL, -VtM및 -VtH보다 작은 때를 나타낸다. 플립플롭(136146)의 출력은 입력(152, 154)에 제공되는 원 데이타신호의 각각의 펄스레벨의 2진 표시를 제공하는 리세트 및 동기논리회로(148)에 연결된다. 리세트 및 동기논리회로(148)는 또한 원 데이타 신호의 극성 사이클의 완료시 플립플롭(138144)을 리세트한다.
인코더 논리회로(150)는 논리회로(148)로부터 데이터라인(ala5) 상의 2진 신호를 수신하고 데이타라인(b0b2)은 원 데이타신호의 주어진 극성 사이클 내에서 제일 먼저 발생하는 3 임계 레벨의 가장 큰 수를 초과하는 원 데이타신호의 피크를 나타내는 출력을 만들어내는 마이크로프로세서(도시안됨)와 같은 제어기 유니트로 전달될 수 있다. 클록 플립플롭(136146)에 이용되는 비교기(128)는 원 데이타신호의 피크만이 비교기(122126)와 비교기(130134)에 의해 디지탈화 되게 하고 플립플롭(136146)에 의해 래치되게 하는 바, 이것은 비교기(128)의 입력이 원 데이타신호의 도함수에 관련된 신호를 수신하고 그리고 플립플롭(136146)이 에지 트리거 클록입력을 갖기 때문이다. 이 회로는 단지 양의 피크만이 양의 임계 위에 재조절되게 하고 그리고 단지 음의 피크만이 음의 임계 위에 재조절되게 한다.
3-레벨 피크 검출을 이용한 제8도의 비교기 제어회로는 피크검출 알고리즘이 컴퓨터 소트프웨어로 구현되기 때문에 특히 유용할 수 있다. 검출시스템은 자기헤드로부터의 원 데이타 신호의 극성 사이클 내에서 순서적으로 피크 임계레벨의 여러가지 결합 및 그들의 발생을 우선화함으로서 주어진 자기 역판독 시스템에 쉽게 최적화될 수 있다. 이러한 다예다재(versatility)는 하드웨어 성분의 설계를 반복해서 재설계할 필요없이 하나하나의 시스템을 기초로 식별기준을 최적화하기 위한 능력을 제공한다.
중간레벨 전압 임계레벨을 초과하는 펄스들만이 위상 고정루프(도시안됨)에 대한 입력으로서 이용된다. 높은 그리고 낮은 전압 임계레벨을 초과하는 펄스는 위상 고정루프에 동기되나, 위상 고정루프 동작에 영향을 미치지 않는다.
본 발명은 자기디스크와 같은 자기 기억매체로부터의 정보의 역판독동안 정확도를 개선한다. 본 발명은 디TM크의 기억용량을 증가시키기 위한 고밀도 코딩구조에 사용하기에 특히 유리하다. 이들 코드는 특히 자기판독 헤드가 약간 오프트랙 상태에 있는 경우 그들을 잡음 및 누화에 민감하게 하는 좀더 큰 대역폭과 긴 베이스라인을 갖는다. 본 발명은 최소의 펄스분리가 낮고 그리고 진폭이 심볼간 간섭을 낮게 하도록 감소되었던 것들과 같이 낮은 진폭의 원 데이타신호를 검출하는데 특히 유용한 감소된 전압 식별 임계레벨을 고려한다. 판독신호가 최소의 식별 임계레벨을 통과한 후 제1의 가장 높은 피크를 검출함으로써, 그리고 그 피크를 데이타 펄스의 실제 위치로서 설정함으로써 본 발명으로 식별 임계레벨을 낮아지게 하고 그리고 드롭아웃과 관련된 문제를 피하는 것이 가능하다.
본 발명은 바람직한 실시예를 참고로 설명되었지만, 당업자는 본 발명의 정신 및 범위로부터 벗어남이 없이 변경이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 자기 데이타 기억시스템에서 자기 변환기에 의해 발생되고 극성 사이클 및 진폭을 가지는 원 데이터 신호의 데이타 피크를 식별하는 장치에 있어서, 상기 자기 변환기에 접속되며, 상기 원 데이타 신호를 수신하여 증폭한 후 증폭된 원 데이타 신호를 출력하는 자동 이득 제어 회로와; 상기 자동 이득 제어 회로로부터 상기 증폭된 원 데이타 신호를 수신하고, 상기 증폭된 원 데이타 신호를 다수의 양 및 음의 임계 기준전압과 비교하고, 극성 사이클내에서의 단조 증가 피크의 발생을 나타내는 인코딩된 데이터 펄스를 가지는 인코딩된 펄스 데이타를 출력하며, 낮은 임계레벨을 초과하는 상기 증폭된 원 데이타 신호의 진폭의 발생을 나타내는 극성(낮음) 신호를 출력하며, 높은 임계레벨을 초과하는 상기 증폭된 원 데이타 신호의 진폭의 발생을 나타내는 극성(높음) 신호를 출력하는 임계레벨 검출수단과; 상기 임계레벨 검출수단으로부터 상기 인코딩된 펄스 데이타, 상기 극성(높음) 신호 및 상기 극성(낮음) 신호를 수신하고, 동기된 데이타 펄스를 나타내는 동기 펄스 데이터를 출력하며, 위상고정루프 회로로부터 발생되는 클럭 신호를 출력하는 분리기 수단을 포함하는데, 상기 클럭 신호는 상기 극성(낮음) 신호 및 상기 극성(높음) 신호의 논리상태가 동일할 때 발생하는 인코딩된 데이타 펄스에 기초하여 출력되며; 상기 임계레벨 검출수단의 극성(낮음) 출력에 접속된 D 입력, 상기 임계레벨 검출수단의 인코딩된 펄스 데이타 출력에 접속된 클럭 입력, 및 클럭된 극성 신호를 출력하는 Q 출력을 가지는 플립플롭과; 상기 동기 펄스 데이타, 상기 클럭신호 및 상기 클럭된 극성신호를 수신하여, 상기 원 데이타 신호의 극성 사이클동안 발생하는 최종 동기된 데이타 펄스를 나타내는 게이트된 동기 펄스를 출력하는 논리수단을 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 논리회로는, 상기 분리기 수단으로부터 동기된 데이타 펄스를 수신하고, 상기 분리기 수단으로부터 출력되는 상기 클럭신호에 응답하여 다수의 데이타 위치를 통해 상기 동기된 데이타 펄스를 시프트하며, 상기 시프트된 동기 데이타 펄스를 출력하는 데이타 시프트 레지스터와; 상기 플립플롭으로부터 출력되는 클럭된 극성신호를 수신하고, 상기분리기 수단으로부터 출력되는 상기 클럭신호에 응답하여 다수의 데이타 위치를 통해 상기 클럭된 극성신호를 시프트하는 극성 시프트 레지스터와; 상기 데이타 시프트 레지스터의 출력에 접속되고, 인에이블 입력을 가지며, 상기 게이트된 동기 펄스를 출력하는 출력 게이트와; 상기 데이타 시프트 레지스터의 다수의 데이타 위치와 상기 극성 시프트 레지스터의 다수의 데이타 위치에 대한 내용을 검출하며, 상기 데이타 시프트 레지스터의 출력이 상기 원 데이타 신호의 극성 사이클동안 상기 최종의 동기된 데이타 펄스의 발생을 나타낼 때 상기 출력 게이트의 인에이블 입력에 인에이블 신호를 제공하는 시프트 논리수단을 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 데이타 시프트 레지스터는 다수의 데이타 위치(ADS1, ADS2, ……, ADSN)를 가지며, 상기 극성 시프트 레지스터는 다수의 데이타 위치(APSl, APS2,……, APSN)를 가지며, 상기 시프트 논리 수단의 인에이블 신호는 다음과 같은 방정식, 즉, 인에이블 =(ADS1APS1)+[ADS2(APS1APS2)]+[ADSN(APS1APS2, ...,APSN)]에 따르는 것을 특징으로 하는 장치.
  4. 자기 변환기에 의해 발생되며 진폭 및 극성 사이클을 가지는 원 데이타 신호의 데이타 피크를 식별하는 방법에 있어서, 상기 원 데이타 신호를 증폭하고 이 증폭된 데이타 신호를 제공하는 단계와; 상기 증폭된 데이타 신호를 다수의 양 및 음의 임계 기준레벨과 비교하는 단계와; 극성 사이클 내에서의 단조 증가 피크의 발생을 나타내는 인코딩된 데이타 펄스를 가지는 인코딩된 펄스 데이터를 출력하는 단계와; 상기 다수의 양 및 음의 임계 기준레벨 중 낮은 임계 기준레벨을 초과하는 상기 증폭된 원 데이타 신호의 진폭의 발생을 나타내는 극성(낮음)신호를 출력하는 단계와; 상기 다수의 양 및 음의 임계 기준레벨 중 높은 임계 기준레벨을 초과하는 상기 증폭된 원 데이타 신호의 진폭의 발생을 나타내는 극성(높음) 신호를 출력하는 단계와; 상기 인코딩된 펄스 데이터, 상기 극성(높음) 신호, 및 상기 극성(높음) 신호를 수신하여, 동기된 데이터 펄스를 나타내는 동기 펄스 데이터를 출력하는 단계와; 상기 극성(낮음) 신호 및 상기 극성(높음) 신호의 논리상태가 동일할 때 발생하는 상기 인코딩된 데이타 펄스에 기초하여 클럭신호를 출력하는 단계와; 상기 극성(낮음) 신호 및 상기 인코딩된 펄스 데이타에 기초하여 상기 원 데이타 신호의 극성 사이클을 나타내는 클럭된 극성신호를 출력하는 단계와; 상기 동기 펄스 데이타, 상기 클럭신호 및 상기 클럭된 극성신호를 수신하며, 상기 원 데이타 신호의 극성 사이클동안 발생하는 최종의 동기된 데이타 펄스의 발생을 나타내는 게이트된 동기 펄스를 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 게이트된 동기 펄스를 출력하는 단계는, 상기 클럭 신호에 응답하여 데이타 시프트 레지스터의 다수의 데이터 위치를 통해 상기 동기된 데이타 펄스를 시프트하고, 상기 시프트된 동기 데이타 펄스를 데이타 시프트 레지스터에서 출력하는 단계와; 상기 클럭 신호에 응답하여 극성 시프트 레지스터의 다수의 데이타 위치를 통해 상기 클럭된 극성 신호를 시프트하는 단계와; 상기 데이타 시프트 레지스터의 다수의 데이타 위치 및 상기 극성 시프트 레지스터의 다수의 데이타 위치에 대한 내용을 검출하고, 상기 데이타 시프트 레지스터의 출력이 상기 원 데이타 신호의 극성 사이클동안 상기 최종의 동기된 데이타 펄스의 발생을 나타낼 때 인에이블 신호를 출력 게이트의 인에이블 입력에 제공하는 단계를 포함하는 것을 특칭으로 하는 방법.
  6. 제5항에 있어서, 상기 데이타 시프트 레지스터는 다수의 데이타 위치(ADSl, ADS2, ……, ADSN)를 가지며, 상기 극성 시프트 레지스터는 다수의 데이타 위치(APS1, APS2, ……, APSN)를 가지며, 상기 인에이블 신호를 제공하는 단계는 다음과 같은 방정식, 즉 인에이블 = (ADS1APS1)+[ADS2(APS1APS2(], ... , +[ADSN(APS1APS2, ...,APSN)]에 기초하여 인에이블 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 자기 변환기에 의해 발생되고 진폭 및 극성 사이클을 가지는 원 데이타 신호의 데이타 피크를 인코딩하는 방법에 있어서, 상기 원 데이타 신호의 진폭을 다수의 양 및 음의 식별 임계레벨과 비교하여, 상기 각각의 양 및 음의 식별 임계레벨에 비교된 진폭을 나타내는 비교기의 출력을 제공하는 단계와; 상기 원 데이타 신호의 제1 미분값을 계산하는 단계와; 상기 원 데이타 신호의 피크를 나타내는 상기 원 데이타 신호의 제1 미분값에 대한 제로 교차점의 검출에 기초하여 클럭 신호를 제공하는 단계와; 상기 원 데이타 신호의 제1 미분값에 클럭된 다수의 데이타 래치에 의해 상기 비교기의 출력을 래치하는 단계를 포함하는데, 상기 비교기 출력은 상기 원 데이타 신호의 피크에 기초한 상기 클럭 신호에 응답하여 래치되며; 상기 래치된 데이타를 동기시키고 상기 동기된 데이타를 출력하는 단계와; 상기 원 데이타 신호의 극성 사이클에 응답하여 상기 다수의 데이타 래치를 리세팅하는 단계와; 상기 동기된 데이타를 인코딩하며, 상기 다수의 양 및 음의 식별 임계레벨과 상기 원 데이타 신호의 진폭의 비교에 기초하여 상기 원 데이타 신호의 피크를 나타내는 인코딩된 2진 출력을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 다수의 양 및 음의 식별 임계레벨은 3개의 양의 식별 임계레벨과 3개의 음의 식별 임계레벨을 포함하는 것을 특징으로 하는 방법.
  9. 자기 기억시스템에서 자기 변환기에 의해 발생되고 진폭 및 극성 사이클을 가지는 원 데이타 신호의 데이타 피크를 인코딩하는 장치에 있어서, 다른 전압 임계레벨에 각각 접속되고 상기 자기 변환기에 전기적으로 접속되며, 상기 원 데이타 신호의 진폭을 상기 다수의 전압 임계레벨과 비교하여, 상기 다수의 전압 임계레벨 중 일부 임계레벨을 초과하는 상기 원 데이타 신호의 진폭의 발생을 나타내는 양의 비교기 출력을 제공하는 다수의 양의 비교기와; 다른 전압 임계레벨에 각각 접속되고 상기 자기 변환기에 전기적으로 접속되며, 상기 원 데이타 신호의 진폭을 상기 다수의 전압 임계레벨과 비교하며, 상기 다수의 전압 임계레벨 중 일부 임계레벨을 초과하는 원 데이타 신호의 진폭의 발생을 나타내는 음의 비교기 출력을 제공하는 다수의 음의 비교기와; 상기 원 데이타 신호의 제1 미분값에 대한 제로 교차점에 기초하여 비반전 및 반전된 클럭 출력을 제공하는 클럭 소스 비교기와; 상기 클럭 소스 비교기의 반전된 클럭 출력에 응답하여 상기 양의 비교기 출력을 래치하며, 래치된 데이타 출력을 제공하는 다수의 양의 데이타 래치와; 상기 클록 소스 비교기의 비반전 클럭 출력에 응답하여 상기 음의 비교기 출력을 래치하며, 래치된 데이터 출력을 제공하는 다수의 음의 데이터 래치와; 상기 다수의 양의 데이타 래치 및 상기 다수의 음의 데이타 래치로부터의 상기 래치된 데이타 출력을 시스템 클럭에 동기시키며, 상기 동기된 데이타 출력을 제공하며, 상기 원 데이타 신호의 극성 사이클의 검출에 응답하여 상기 양의 데이타 래치 및 상기 음의 데이타 래치를 리세팅하는 수단을 포함하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 동기화 수단에는 데이타 인코더가 접속되어 있으며, 상기 데이타 인코더는 동기된 데이타 출력을 인코딩된 2진 데이타로 인코딩하는 것을 특징으로 하는 장치.
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