JP2728110B2 - 速度変換回路 - Google Patents
速度変換回路Info
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- JP2728110B2 JP2728110B2 JP5338264A JP33826493A JP2728110B2 JP 2728110 B2 JP2728110 B2 JP 2728110B2 JP 5338264 A JP5338264 A JP 5338264A JP 33826493 A JP33826493 A JP 33826493A JP 2728110 B2 JP2728110 B2 JP 2728110B2
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Description
【０００１】
【産業上の利用分野】本発明は無線デジタル伝送におけ
る速度変換回路に関し、特に、同期デジタルハイアラー
キ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅ
ｒａｒｃｈｙ：ＳＤＨ）における同期伝送モジュール
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ：ＳＴＭ）信号の伝送における速度変換回路に
関する。
る速度変換回路に関し、特に、同期デジタルハイアラー
キ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅ
ｒａｒｃｈｙ：ＳＤＨ）における同期伝送モジュール
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ：ＳＴＭ）信号の伝送における速度変換回路に
関する。
【０００２】
【従来の技術】図３は従来の速度変換回路を示すブロッ
ク図である。列変換回路２００は、同期伝送モジュール
信号、即ち、ＳＴＭ−Ｎ（Ｎは１、４、１６）信号１０
とそのクロック１１を入力し、２n ＱＡＭ（直交振幅変
調）伝送に適するｎ列データ信号１３と入力クロックの
１／ｎの周波数のクロック１４へ変換する。ここで、ｎ
は２以上の整数である。書込クロック発生回路１０１
は、入力クロック１４をｍ（ｍは２以上の整数）分周す
ることにより書込クロック１６と位相比較用書込クロッ
ク１７とを出力する。書込クロック１６と位相比較用書
込クロック１７とは、所定の位相関係にあれば良いが、
ここでは書込クロック１６と位相比較用書込クロック１
７とは互いに同期しているものとする。メモリ回路２０
２は、書込クロック１６により入力データ信号１３を記
憶し、読出クロック１８により読出動作を行ない、速度
変換後のデータ信号２５を出力する。
ク図である。列変換回路２００は、同期伝送モジュール
信号、即ち、ＳＴＭ−Ｎ（Ｎは１、４、１６）信号１０
とそのクロック１１を入力し、２n ＱＡＭ（直交振幅変
調）伝送に適するｎ列データ信号１３と入力クロックの
１／ｎの周波数のクロック１４へ変換する。ここで、ｎ
は２以上の整数である。書込クロック発生回路１０１
は、入力クロック１４をｍ（ｍは２以上の整数）分周す
ることにより書込クロック１６と位相比較用書込クロッ
ク１７とを出力する。書込クロック１６と位相比較用書
込クロック１７とは、所定の位相関係にあれば良いが、
ここでは書込クロック１６と位相比較用書込クロック１
７とは互いに同期しているものとする。メモリ回路２０
２は、書込クロック１６により入力データ信号１３を記
憶し、読出クロック１８により読出動作を行ない、速度
変換後のデータ信号２５を出力する。
【０００３】基準パルス発生回路２０６は、ＰＬＬ回路
１０５の出力クロック２１より、無線オーバヘッド用タ
イムスロットを生成するための読出禁止信号２２と、無
線フレームの先頭を示す無線フレームパルス２３を出力
する。読出クロック発生回路１０３は、ＰＬＬ回路１０
５の出力クロック２１をｍ分周して読出クロック１８と
位相比較用読出クロック１９とを出力する。読出クロッ
ク１８と位相比較用読出クロック１９とは、書込クロッ
ク１６と位相比較用書込クロック１７との位相関係と同
様の位相関係にあれば良いが、ここでは読出クロック１
８と位相比較用読出クロック１９とは、互いに同期して
いるものとする。読出クロック発生回路１０３は、読出
禁止信号２２が入力されたときには、上述の分周動作を
停止する。位相比較器１０４は、位相比較用書込クロッ
ク１７と位相比較用読出クロック１９との比較結果であ
る制御信号２０を出力する。ＰＬＬ回路１０５は制御信
号２０に基づき、クロック２１を出力する。
１０５の出力クロック２１より、無線オーバヘッド用タ
イムスロットを生成するための読出禁止信号２２と、無
線フレームの先頭を示す無線フレームパルス２３を出力
する。読出クロック発生回路１０３は、ＰＬＬ回路１０
５の出力クロック２１をｍ分周して読出クロック１８と
位相比較用読出クロック１９とを出力する。読出クロッ
ク１８と位相比較用読出クロック１９とは、書込クロッ
ク１６と位相比較用書込クロック１７との位相関係と同
様の位相関係にあれば良いが、ここでは読出クロック１
８と位相比較用読出クロック１９とは、互いに同期して
いるものとする。読出クロック発生回路１０３は、読出
禁止信号２２が入力されたときには、上述の分周動作を
停止する。位相比較器１０４は、位相比較用書込クロッ
ク１７と位相比較用読出クロック１９との比較結果であ
る制御信号２０を出力する。ＰＬＬ回路１０５は制御信
号２０に基づき、クロック２１を出力する。
【０００４】ここで、位相比較器１０４及びＰＬＬ回路
１０５は、書込クロックと読出クロックとの位相比較を
行い、位相比較結果により位相制御されたクロック２１
を発生する手段として働く。
１０５は、書込クロックと読出クロックとの位相比較を
行い、位相比較結果により位相制御されたクロック２１
を発生する手段として働く。
【０００５】
【発明が解決しようとする課題】この従来の速度変換回
路では、無線フレームが、同期伝送モジュール信号のフ
レームと無関係に決められているため、速度変換後の無
線フレームの状態では、変換前の同期伝送モジュール信
号の先頭部分のセクションオーバヘッド（ＳＯＨ）の処
理ができないという欠点があった。
路では、無線フレームが、同期伝送モジュール信号のフ
レームと無関係に決められているため、速度変換後の無
線フレームの状態では、変換前の同期伝送モジュール信
号の先頭部分のセクションオーバヘッド（ＳＯＨ）の処
理ができないという欠点があった。
【０００６】本発明の課題は、速度変換後の無線フレー
ムの状態でも同期伝送モジュール信号の先頭部分のセク
ションオーバヘッドの処理を可能とする速度変換回路を
提供することにある。
ムの状態でも同期伝送モジュール信号の先頭部分のセク
ションオーバヘッドの処理を可能とする速度変換回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、同期デ
ジタルハイアラーキにおける同期伝送モジュール信号
（１０）のフレームを所定のサイズに分割し、該分割結
果のそれぞれに無線通信用オーバヘッドを付加して無線
フレームとして通信する同期デジタルハイアラーキ無線
伝送システムであって、前記同期伝送モジュール信号の
１つのフレームの総ビット数をＳ（Ｓは２以上の整数）
とし、前記無線フレームの無線通信用オーバヘッドを除
いたビット数をＭ（Ｍは２以上の整数）としたとき、該
無線フレームのビット数ＭをＳ＝Ｋ・Ｍ（Ｋは０以外の
自然数）となるように設定されている前記無線伝送シス
テムにおいて、前記同期伝送モジュール信号のデータ
と、クロック（１１）と、フレームの先頭を示すフレー
ムパルス（１２）とを入力し、無線伝送のための２
n （ｎは２以上の整数）変調方式のｎ列への信号へと予
め決められた順番に変換し、変換されたデータ（１３）
と、変換されたクロック（１４）と、変換されたフレー
ムパルス（１５）とを出力する列変換回路（１００）
と；前記変換されたクロックより書込クロックを発生す
る書込クロック発生回路（１０１）と；該書込クロック
により、前記変換されたデータ及び前記変換されたフレ
ームパルスを記憶データ及び記憶フレームパルスとして
記憶し、読出しクロックにより前記記憶データ及び前記
記憶フレームパルスを、速度変換後のデータ信号（２
５）及び速度変換後のフレームパルス（２６）として出
力するメモリ回路（１０２）と；前記書込クロックと、
前記メモリ回路へ供給される読出クロックとの位相比較
を行い、位相比較結果により位相制御されたクロック
（２１）を発生する手段（１０４、１０５）と；前記位
相制御されたクロックより前記読出クロックを発生し、
読出禁止信号（２２）が入力されたときには、前記読出
クロックの発生を停止する読出クロック発生回路（１０
３）と；前記位相制御されたクロックより無線フレーム
の先頭を示す無線フレームパルス（２３）および無線オ
ーバヘッド用タイムスロットを生成するために前記メモ
リ回路からの読出を禁止する前記読出禁止信号を出力す
るとともに、無線フレーム位置判定結果に基づき、位置
不一致の場合には、予め決められたクロック数動作を停
止する基準パルス発生回路（１０６）と；前記メモリ回
路から読出された前記速度変換後のフレームパルスの位
置と前記無線フレームパルスの位置を比較し、該比較結
果よりフレームパルス位置の合致判定を行ない、前記無
線フレーム位置判定結果を出力するフレーム位置判定手
段と；を備えたことを特徴とする速度変換回路が得られ
る。
ジタルハイアラーキにおける同期伝送モジュール信号
（１０）のフレームを所定のサイズに分割し、該分割結
果のそれぞれに無線通信用オーバヘッドを付加して無線
フレームとして通信する同期デジタルハイアラーキ無線
伝送システムであって、前記同期伝送モジュール信号の
１つのフレームの総ビット数をＳ（Ｓは２以上の整数）
とし、前記無線フレームの無線通信用オーバヘッドを除
いたビット数をＭ（Ｍは２以上の整数）としたとき、該
無線フレームのビット数ＭをＳ＝Ｋ・Ｍ（Ｋは０以外の
自然数）となるように設定されている前記無線伝送シス
テムにおいて、前記同期伝送モジュール信号のデータ
と、クロック（１１）と、フレームの先頭を示すフレー
ムパルス（１２）とを入力し、無線伝送のための２
n （ｎは２以上の整数）変調方式のｎ列への信号へと予
め決められた順番に変換し、変換されたデータ（１３）
と、変換されたクロック（１４）と、変換されたフレー
ムパルス（１５）とを出力する列変換回路（１００）
と；前記変換されたクロックより書込クロックを発生す
る書込クロック発生回路（１０１）と；該書込クロック
により、前記変換されたデータ及び前記変換されたフレ
ームパルスを記憶データ及び記憶フレームパルスとして
記憶し、読出しクロックにより前記記憶データ及び前記
記憶フレームパルスを、速度変換後のデータ信号（２
５）及び速度変換後のフレームパルス（２６）として出
力するメモリ回路（１０２）と；前記書込クロックと、
前記メモリ回路へ供給される読出クロックとの位相比較
を行い、位相比較結果により位相制御されたクロック
（２１）を発生する手段（１０４、１０５）と；前記位
相制御されたクロックより前記読出クロックを発生し、
読出禁止信号（２２）が入力されたときには、前記読出
クロックの発生を停止する読出クロック発生回路（１０
３）と；前記位相制御されたクロックより無線フレーム
の先頭を示す無線フレームパルス（２３）および無線オ
ーバヘッド用タイムスロットを生成するために前記メモ
リ回路からの読出を禁止する前記読出禁止信号を出力す
るとともに、無線フレーム位置判定結果に基づき、位置
不一致の場合には、予め決められたクロック数動作を停
止する基準パルス発生回路（１０６）と；前記メモリ回
路から読出された前記速度変換後のフレームパルスの位
置と前記無線フレームパルスの位置を比較し、該比較結
果よりフレームパルス位置の合致判定を行ない、前記無
線フレーム位置判定結果を出力するフレーム位置判定手
段と；を備えたことを特徴とする速度変換回路が得られ
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例による速度変換回
路のブロック図である。図１の速度変換回路は図３と同
様の参照符号で示した同様の部分を有する。図１の速度
変換回路は、同期デジタルハイアラーキにおける同期伝
送モジュール信号１０のフレームを所定のサイズに分割
し、該分割結果のそれぞれに無線通信用オーバヘッドを
付加して無線フレームとして通信する同期デジタルハイ
アラーキ無線伝送システムであって、同期伝送モジュー
ル信号の１つのフレームの総ビット数をＳ（Ｓは２以上
の整数）とし、無線フレームの無線通信用オーバヘッド
を除いたビット数をＭ（Ｍは２以上の整数）としたと
き、該無線フレームのビット数ＭをＳ＝Ｋ・Ｍ（Ｋは０
以外の自然数）となるように設定されている前記無線伝
送システムに適用される。
路のブロック図である。図１の速度変換回路は図３と同
様の参照符号で示した同様の部分を有する。図１の速度
変換回路は、同期デジタルハイアラーキにおける同期伝
送モジュール信号１０のフレームを所定のサイズに分割
し、該分割結果のそれぞれに無線通信用オーバヘッドを
付加して無線フレームとして通信する同期デジタルハイ
アラーキ無線伝送システムであって、同期伝送モジュー
ル信号の１つのフレームの総ビット数をＳ（Ｓは２以上
の整数）とし、無線フレームの無線通信用オーバヘッド
を除いたビット数をＭ（Ｍは２以上の整数）としたと
き、該無線フレームのビット数ＭをＳ＝Ｋ・Ｍ（Ｋは０
以外の自然数）となるように設定されている前記無線伝
送システムに適用される。
【００１０】図１の速度変換回路においては、列変換回
路１００は、同期伝送モジュール信号（即ち、ＳＴＭ−
Ｎ信号）１０とそのクロック１１と同期伝送モジュール
信号１０のフレームの先頭を示すフレームパルス１２と
を入力し、２n ＱＡＭ伝送に適するｎ列データ信号１３
と、入力クロックの１／ｎの周波数のクロック１４と、
ｎ列フレームパルス１５とへ変換する。書込クロック発
生回路１００の動作は従来例と同様であり説明を省く。
メモリ回路１０２は、書込クロック１６によりデータ信
号１３とフレームパルス１５を記憶し、読出クロック１
８により読出が行なわれ、速度変換後のデータ信号２５
と速度変換後のフレームパルス２６を出力する。基準パ
ルス発生回路１０６は、ＰＬＬ回路１０５の出力クロッ
ク２１より、無線オーバヘッド用タイムスロットを生成
するための読出禁止信号２２と、無線フレームの先頭を
示す無線フレームパルス２３を出力するとともに、合致
判定回路１０８の判定制御信号２４の入力があるときに
は、基準パルス発生動作を１クロック停止する。読出ク
ロック発生回路１０３、位相比較器１０４、ＰＬＬ回路
１０５の動作は従来例と同様なので説明を省く。比較回
路１０７は、速度変換後のフレームパルス２６と無線フ
レームパルス２３との比較を行い、同期伝送モジュール
信号のフレーム同期（８ｋＨｚ）中に位置の一致するパ
ルスが存在しない場合には不一致パルス２７を出力す
る。合致判定回路１０８は、ある監視期間中の不一致パ
ルス２７の入力がない場合には、同期伝送モジュール信
号のフレームと無線フレームの位置関係が予め決められ
た状態にあると判定する。一方、不一致パルス２７の入
力が連続してある場合には上記位置関係が合致していな
いと判定するとともに、この合致していない状態にて不
一致パルス２７が入力された場合には、判定制御信号２
４が出力される。すなわち、上記位置関係が合致してい
ない場合には、基準パルス発生回路１０６の動作が１ク
ロック停止することにより、上記位置関係が１ビット
（又は１クロック）シフトし、上記位置関係が合致する
まで、１ビットシフトする動作が続けられる。 ここ
で、比較回路１０７と合致判定回路１０８とは、メモリ
回路１０２から読出された速度変換後のフレームパルス
２６の位置と無線フレームパルス２３の位置を比較し、
該比較結果よりフレームパルス位置の合致判定を行な
い、無線フレーム位置判定結果（即ち、判定制御信号２
４）を出力するフレーム位置判定手段として作用する。
路１００は、同期伝送モジュール信号（即ち、ＳＴＭ−
Ｎ信号）１０とそのクロック１１と同期伝送モジュール
信号１０のフレームの先頭を示すフレームパルス１２と
を入力し、２n ＱＡＭ伝送に適するｎ列データ信号１３
と、入力クロックの１／ｎの周波数のクロック１４と、
ｎ列フレームパルス１５とへ変換する。書込クロック発
生回路１００の動作は従来例と同様であり説明を省く。
メモリ回路１０２は、書込クロック１６によりデータ信
号１３とフレームパルス１５を記憶し、読出クロック１
８により読出が行なわれ、速度変換後のデータ信号２５
と速度変換後のフレームパルス２６を出力する。基準パ
ルス発生回路１０６は、ＰＬＬ回路１０５の出力クロッ
ク２１より、無線オーバヘッド用タイムスロットを生成
するための読出禁止信号２２と、無線フレームの先頭を
示す無線フレームパルス２３を出力するとともに、合致
判定回路１０８の判定制御信号２４の入力があるときに
は、基準パルス発生動作を１クロック停止する。読出ク
ロック発生回路１０３、位相比較器１０４、ＰＬＬ回路
１０５の動作は従来例と同様なので説明を省く。比較回
路１０７は、速度変換後のフレームパルス２６と無線フ
レームパルス２３との比較を行い、同期伝送モジュール
信号のフレーム同期（８ｋＨｚ）中に位置の一致するパ
ルスが存在しない場合には不一致パルス２７を出力す
る。合致判定回路１０８は、ある監視期間中の不一致パ
ルス２７の入力がない場合には、同期伝送モジュール信
号のフレームと無線フレームの位置関係が予め決められ
た状態にあると判定する。一方、不一致パルス２７の入
力が連続してある場合には上記位置関係が合致していな
いと判定するとともに、この合致していない状態にて不
一致パルス２７が入力された場合には、判定制御信号２
４が出力される。すなわち、上記位置関係が合致してい
ない場合には、基準パルス発生回路１０６の動作が１ク
ロック停止することにより、上記位置関係が１ビット
（又は１クロック）シフトし、上記位置関係が合致する
まで、１ビットシフトする動作が続けられる。 ここ
で、比較回路１０７と合致判定回路１０８とは、メモリ
回路１０２から読出された速度変換後のフレームパルス
２６の位置と無線フレームパルス２３の位置を比較し、
該比較結果よりフレームパルス位置の合致判定を行な
い、無線フレーム位置判定結果（即ち、判定制御信号２
４）を出力するフレーム位置判定手段として作用する。
【００１１】図２は図１の速度変換回路の動作を説明す
るためのタイミングチャートである。タイミングチャー
トは、ｎ＝２で無線オーバヘッド（ＯＨ）が情報ビット
３ビットに１ビットの割合で割当てられた場合について
図示してある。図２において、０〜１０はデータを表
し、ＯＨはオーバヘッドを表す。
るためのタイミングチャートである。タイミングチャー
トは、ｎ＝２で無線オーバヘッド（ＯＨ）が情報ビット
３ビットに１ビットの割合で割当てられた場合について
図示してある。図２において、０〜１０はデータを表
し、ＯＨはオーバヘッドを表す。
【００１２】なお、図１において、列変換回路１００の
フレームパルス出力数をＫ倍にし、該Ｋ倍のフレームパ
ルスをメモリ回路１０２へ出力するフレーム変換手段
（図示せず）を設けても良い。
フレームパルス出力数をＫ倍にし、該Ｋ倍のフレームパ
ルスをメモリ回路１０２へ出力するフレーム変換手段
（図示せず）を設けても良い。
【００１３】
【発明の効果】以上説明したように本発明は、無線フレ
ームと、入力される同期伝送モジュール信号のフレーム
との関係を予め決められた位置関係となる様に速度変換
するので、速度変換後の無線フレームの状態でも同期伝
送モジュールの先頭のセクションオーバヘッド（ＳＯ
Ｈ）の処理が可能となるという効果がある。
ームと、入力される同期伝送モジュール信号のフレーム
との関係を予め決められた位置関係となる様に速度変換
するので、速度変換後の無線フレームの状態でも同期伝
送モジュールの先頭のセクションオーバヘッド（ＳＯ
Ｈ）の処理が可能となるという効果がある。
【図１】本発明の一実施例による速度変換回路のブロッ
ク図。
ク図。
【図２】図１の速度変換回路の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図３】従来の速度変換回路のブロック図。
【符号の説明】 １００，２００ 列変換回路 １０１ 書込クロック発生回路 １０２ メモリ回路 １０３ 読出クロック発生回路 １０４ 位相比較器 １０５ ＰＬＬ回路 １０６，２０６ 基準パルス発生回路 １０７ 比較回路 １０８ 合致判定回路
Claims (2)
- 【請求項１】 同期デジタルハイアラーキにおける同期
伝送モジュール信号（１０）のフレームを所定のサイズ
に分割し、該分割結果のそれぞれに無線通信用オーバヘ
ッドを付加して無線フレームとして通信する同期デジタ
ルハイアラーキ無線伝送システムであって、前記同期伝
送モジュール信号の１つのフレームの総ビット数をＳ
（Ｓは２以上の整数）とし、前記無線フレームの無線通
信用オーバヘッドを除いたビット数をＭ（Ｍは２以上の
整数）としたとき、該無線フレームのビット数ＭをＳ＝
Ｋ・Ｍ（Ｋは０以外の自然数）となるように設定されて
いる前記無線伝送システムにおいて、 前記同期伝送モジュール信号のデータと、クロック（１
１）と、フレームの先頭を示すフレームパルス（１２）
とを入力し、無線伝送のための２n （ｎは２以上の整
数）変調方式のｎ列への信号へと予め決められた順番に
変換し、変換されたデータ（１３）と、変換されたクロ
ック（１４）と、変換されたフレームパルス（１５）と
を出力する列変換回路（１００）と；前記変換されたク
ロックより書込クロックを発生する書込クロック発生回
路（１０１）と；該書込クロックにより、前記変換され
たデータ及び前記変換されたフレームパルスを記憶デー
タ及び記憶フレームパルスとして記憶し、読出しクロッ
クにより前記記憶データ及び前記記憶フレームパルス
を、速度変換後のデータ信号（２５）及び速度変換後の
フレームパルス（２６）として出力するメモリ回路（１
０２）と；前記書込クロックと、前記メモリ回路へ供給
される読出クロックとの位相比較を行い、位相比較結果
により位相制御されたクロック（２１）を発生する手段
（１０４、１０５）と；前記位相制御されたクロックよ
り前記読出クロックを発生し、読出禁止信号（２２）が
入力されたときには、前記読出クロックの発生を停止す
る読出クロック発生回路（１０３）と；前記位相制御さ
れたクロックより無線フレームの先頭を示す無線フレー
ムパルス（２３）および無線オーバヘッド用タイムスロ
ットを生成するために前記メモリ回路からの読出を禁止
する前記読出禁止信号を出力するとともに、無線フレー
ム位置判定結果に基づき、位置不一致の場合には、予め
決められたクロック数動作を停止する基準パルス発生回
路（１０６）と；前記メモリ回路から読出された前記速
度変換後のフレームパルスの位置と前記無線フレームパ
ルスの位置を比較し、該比較結果よりフレームパルス位
置の合致判定を行ない、前記無線フレーム位置判定結果
を出力するフレーム位置判定手段と；を備えたことを特
徴とする速度変換回路。 - 【請求項２】 前記フレーム位置判定手段は、 前記メモリ回路から読出された前記速度変換後のフレー
ムパルスの位置と前記無線フレームパルスの位置を比較
し、比較結果を出力する比較回路（１０７）と；該比較
結果よりフレームパルス位置の合致判定を行ない、前記
無線フレーム位置判定結果を出力する合致判定回路（１
０８）と；を有することを特徴とする請求項１に記載の
速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338264A JP2728110B2 (ja) | 1993-12-28 | 1993-12-28 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338264A JP2728110B2 (ja) | 1993-12-28 | 1993-12-28 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202838A JPH07202838A (ja) | 1995-08-04 |
| JP2728110B2 true JP2728110B2 (ja) | 1998-03-18 |
Family
ID=18316490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338264A Expired - Fee Related JP2728110B2 (ja) | 1993-12-28 | 1993-12-28 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728110B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3970581B2 (ja) | 2001-11-09 | 2007-09-05 | 富士通株式会社 | 伝送装置および伝送システム |
-
1993
- 1993-12-28 JP JP5338264A patent/JP2728110B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202838A (ja) | 1995-08-04 |
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