JPH07135519A

JPH07135519A - 速度変換装置

Info

Publication number: JPH07135519A
Application number: JP6219732A
Authority: JP
Inventors: Katsuhiro Sasaki; 勝弘佐々木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-09-14
Filing date: 1994-09-14
Publication date: 1995-05-23
Anticipated expiration: 2013-01-14
Also published as: JP2697629B2

Abstract

(57)【要約】【目的】速度変換装置においてフレーム長さに無関係
に所望の伝送速度を得る。【構成】所定の周期でオーバーヘッドビットスロットを
有する読出データ信号を得るため、読出制御回路２７は
メモリ２４への読出クロックの供給を制御する。速度制
御回路６４は読出データ信号のフレーム周期に応じて所
定のパターンを有する速度制御信号を生成するとともに
速度制御信号に基づいて禁止信号を送出する。この禁止
信号によって読出クロックの供給が停止される。多重化
回路６５では速度制御信号に基づいて情報信号を読出デ
ータ信号に多重化して出力データ信号を得る。出力デー
タ信号に起因する受信データ信号を受けた際、オーバー
ヘッドビットスロットを除去するようにメモリ４６に書
込が行われる。さらに、判定回路６７では情報信号が予
め定められた状態であるか否かを判定して、情報信号が
予め定められた状態であると、受信データ信号の書込を
停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１の伝送速度を有す
る入力データ信号を第２の伝送速度を有する出力データ
信号に速度変換する速度変換装置に関する。

【０００２】

【従来の技術】一般に、速度変換装置は、例えば、第１
及び第２の通信装置を有する通信システムに用いられて
おり、これら第１及び第２の通信装置は伝送路伝送速度
を有する伝送路を介して互いに接続されている。そし
て、この通信システムは、例えば、ディジタル無線装置
である。

【０００３】例えば、第１の通信装置と第２の通信装置
とが伝送路を介して通信を行う際、入力伝送速度（第１
の伝送速度）を有する入力データ信号を伝送路伝送速度
（第２の伝送速度）を有する出力データ信号に変換する
必要がある。一方、伝送路を介して受信した受信データ
信号は伝送路伝送速度を有しているので、伝送路伝送速
度を入力伝送速度に変換する必要がある。つまり、第１
及び第２の通信装置はそれぞれ速度変換装置を有する必
要がある。そして、このような速度変換装置として、例
えば、特開平１−４２９５８号公報に記載された速度変
換装置が知られている。

【０００４】ここで、図５を参照して、従来の速度変換
装置について概説する。

【０００５】図示の速度変換装置は、送信速度変換部１
１及び受信速度変換部１２を備えており、送信速度変換
部１１は第１の伝送速度（入力伝送速度）を有する送信
入力データ信号を第２の伝送速度（伝送路伝送速度）を
有する送信出力データ信号に速度変換する。一方、受信
速度変換部１２は第２の伝送速度を有する受信入力デー
タ信号を第１の伝送速度を有する受信出力データ信号に
速度変換する。

【０００６】送信速度変換部１１は第１及び第２の送信
入力端子２１及び２２を備えており、第１の送信入力端
子２１は第１の書込クロック発生回路２３に接続されて
いる。第２の送信入力端子２２は第１のメモリ２４に接
続されている。この第１のメモリは、例えば、ＦＩＦＯ
メモリである。

【０００７】第２の送信入力端子２２から第１の伝送速
度を有する送信入力データ信号が第１のメモリ２４に与
えられる。一方、第１の書込クロック発生回路２３に
は、送信データ信号に同期して第１の送信入力端子２１
から送信クロック信号が与えられる。第１の書込クロッ
ク発生回路２３は予め定められた分周率で送信クロック
信号を分周して第１の書込クロック信号を発生する。そ
して、この第１の書込クロック信号に応じて、第１のメ
モリ２４は送信入力データ信号を記憶入力データ信号と
して記憶する。そして、後述するようにして、この記憶
入力データ信号は第１の読出クロック信号によって第１
のメモリ２４から第１の読出データ信号として読み出さ
れる。

【０００８】第１の書込クロック信号及び第１の読出ク
ロック信号は第１の位相比較回路２５に与えられ、ここ
で、位相比較される。そして、第１の位相比較回路２４
はその位相差を表す第１の位相制御信号を生成する。こ
の第１の位相制御信号はＰＬＬ回路２６に与えられる。

【０００９】第１のＰＬＬ回路２６では、第１の位相制
御信号に応じて第１の制御クロック信号を送出する。こ
の第１の制御クロック信号は予め定められた周波数を有
しており、読出制御回路２７と第１の読出クロック発生
回路２８に与えられる。

【００１０】読出制御回路２７では第１の制御クロック
信号に応じてフレームパルス信号を生成する。このフレ
ームパルス信号は、後述する第１の出力データ信号のフ
レー周期を表す。さらに、読出制御回路２７は、第１の
制御クロック信号に応じて予め定められた周期で第１の
禁止信号を送出する。そして、この第１の禁止信号は第
１の読出クロック発生回路２８に送られる。

【００１１】前述したように、第１の制御クロック信号
は第１の読出クロック発生回路２８に与えられており、
第１の読出クロック発生回路２８では第１の制御クロッ
ク信号に応答して前述の第１の読出クロック信号を発生
する。第１の読出クロック発生回路２８では第１の禁止
信号を受けると、第１の読出クロック信号の発生を停止
する。この結果、第１の読出データ信号はオーバーヘッ
ドビットスロット又は位置を有する出力フレームを有す
るとともに第１の伝送速度と異なる第２の伝送速度を持
つことになる。図示の例では、第２の伝送速度は第１の
伝送速度よりも高い。

【００１２】この第１の読出データ信号は、例えば、第
１の送信出力端子３１を介して変調回路（図示せず）に
第１の出力データ信号として送られる。同様にして、フ
レームパルス信号が第２の送信出力端子３２を介して変
調回路に送られる。フレームパルス信号に応じて、変調
回路では第１の出力データ信号を変調信号に変調して送
信信号として伝送路に送出する。

【００１３】いま、第１の通信装置が送信信号を送出し
たとすると、この送信信号は第２の通信装置において受
信信号として受信される。そして、この受信信号は復調
信号に復調される。さらに、第２の通信装置では、復調
信号との同期を確立して受信クロック信号、受信フレー
ムパルス信号、及び受信データ信号を生成する。この受
信データ信号は第２の伝送速度を有している。そして、
これら受信クロック信号、受信フレームパルス信号、及
び受信データ信号は第２の通信装置において受信速度変
換部１２に送られる。

【００１４】受信速度変換部１２は第１乃至第３の受信
入力端子４１乃至４３を備えている。第１の受信入力端
子４１は第２の書込クロック発生回路４４及び書込制御
回路４５に接続されており、第２の受信入力端子４２は
書込制御回路４５に接続されている。そして、第３の受
信入力端子４３は第２のメモリ３６に接続されている
（この第２のメモリは、例えば、ＦＩＦＯメモリで構成
される）。

【００１５】第２のメモリ４６には第３の受信入力端子
４３を介して受信データ信号が与えられる。第２の書込
クロック発生回路４４では第１の受信入力端子４１ｔｏ
与えられる受信クロック信号を予め定められた分周率で
分周して第２の書込クロック信号を発生する。そして、
第２のメモリ４６には第２の書込クロック信号に応じて
受信データ信号が第２の記憶データ信号として記憶され
る。この第２の記憶データ信号は、後述するように第２
の読出クロック信号に応じて第２のメモリ４６から第２
の出力データ信号として読み出される。

【００１６】書込制御回路４５には第１及び第２の受信
入力端子４１及び４２を介してそれぞれ受信クロック信
号及び受信フレームパルス信号が与えられており、書込
制御回路４５では、これら受信クロック信号及び受信フ
レームパルス信号に基づいて受信データ信号のオーバー
ヘッドビットスロットの位置で第２の禁止信号を生成す
る。第２の禁止信号を受けると、第２の書込クロック発
生回路４４は第２の書込クロックの発生を停止する。そ
の結果、オーバーヘッドビットスロットが第２のメモリ
に記憶されることはない。

【００１７】第２の書込クロック信号及び第２の読出ク
ロック信号は第２の位相比較回路４７に与えられ、ここ
で位相比較される。そして、第２の位相比較回路４７は
その位相差を表す第２の位相制御信号を送出する。

【００１８】第２のＰＬＬ回路４８では従来から知られ
ているように、第２の位相制御信号に基づいて所定の周
波数を有する第２の制御クロック信号を生成する。

【００１９】第２の制御クロック信号に応じて、第２の
読出クロック発生回路４９は第２の読出クロックを発生
し、これによって、第２のメモリから第２の記憶データ
信号が第２の出力データ信号として読み出される。この
第２の出力データ信号は第１の伝送速度を有している。
そして、この第２の出力データ信号は、例えば、受信出
力端子５１から処理装置に送られ、ここで、処理され
る。

【００２０】

【発明が解決しようとする課題】いま、第１の伝送速度
をｆ１、第２の伝送速度をｆ２で表すと、第１及び第２
の伝送速度の関係は、ｆ２＝（ｍ／ｎ）ｆ１となる。な
お、ｍ及びｎは自然数であり、ｍ＞ｎである。

【００２１】第１の出力データ信号がフレーム長Ｌの出
力フレームを備えている際、このフレーム長Ｌは自然数
ｍも大きくなければならないので、第２の伝送速度が高
い場合、フレーム長さＬを長くする必要がある。つま
り、第２の伝送速度はフレーム長Ｌで規定されることに
なる。従って、上述の速度変換装置では、フレーム長Ｌ
に無関係に所望の第２の伝送速度を決定することが極め
て難しいという問題点がある。

【００２２】本発明の目的はフレーム長さに無関係に所
望の伝送速度を得ることのできる速度変換装置を提供す
ることにある。

【００２３】

【課題を解決するための手段】本発明によれば、第１の
伝送速度を有する送信入力データ信号を送信クロック信
号に応じて第２の伝送速度を有する送信出力データ信号
に速度変換する送信速度変換部を備える速度変換装置に
おいて、前記送信速度変換部は、第１の書込クロック信
号に応じて前記送信入力データ信号を第１の書込データ
信号として記憶する第１のメモリ手段と、前記送信クロ
ック信号に応じて前記第１の書込クロック信号を生成す
る第１の生成手段と、前記第１の書込クロック信号及び
第１の読出クロック信号に応じて第１のクロック制御信
号を生成する第２の生成手段と、前記第１のクロック制
御信号に応答して第１の禁止信号と前記送信出力データ
信号の送信フレーム周期を表す第１のフレームパルス信
号とを生成する第３の生成手段と、前記第１のクロック
制御信号に応じて動作し前記第１のフレームパルス信号
に基づいて予め定められたパターンを有する速度制御信
号を生成するとともに該速度制御信号に応答して別の禁
止信号を生成する第４の生成手段と、前記第１のクロッ
ク制御信号に応じて前記第１の読出クロック信号を生成
して前記第１のメモリ手段から前記第１の書込データ信
号を第１の読出データ信号として読み出し、前記第１の
禁止信号又は前記別の禁止信号に応答して前記第１の読
み出しクロック信号の発生を停止する第１の発生手段
と、前記速度制御信号及び前記第１のフレームパルス信
号に応答して所定のロジックパターンを有する情報信号
を前記第１の読出データ信号に多重して前記送信出力デ
ータ信号を生成する多重化手段とを有すること特徴とす
る速度変換装置が得られる。

【００２４】この際、前記第１の読出データ信号は複数
のサブフレームを有する出力信号フォーマットを備え、
前記サブフレームの各々はオーバーヘッドビットスロッ
トを有しており、前記多重化手段は前記サブフレームの
前記オーバーヘッドビットスロットのうち少なくとも一
つに前記情報信号を挿入して前記送信出力信号を生成す
る。そして、前記情報信号は特定のオーバーヘッドビッ
トスロットが前記送信入力データ信号のデータビットを
有しているか否かを表す。

【００２５】さらに、本発明では、前記送信出力信号に
基づいて得られ、前記第２の伝送速度の受信入力データ
信号、受信クロック信号、及び前記受信入力データ信号
のフレーム周期を表す受信フレームパルス信号を受け、
前記受信クロック信号及び前記受信フレームパルス信号
に応じて前記受信入力データ信号を前記第１の伝送速度
を有する受信出力データ信号に速度変換する受信速度変
換部を有し、該受信速度変換部は、第２の書込クロック
信号に応じて前記受信入力データ信号を第２の書込デー
タ信号として記憶する第２のメモリ手段と、前記受信ク
ロック信号及び前記受信フレームパルス信号に応答して
前記オーバーヘッドビットスロットの位置を表す第２の
禁止信号を生成する第５の手段と、前記受信入力データ
信号、前記受信クロック信号、及び前記受信フレームパ
ルス信号を受け、前記情報信号が予め定められた状態で
表しているか否かを判定して、前記情報信号が前記予め
定められた状態を表している際前記特定のオーバーヘッ
ドビットスロットの位置を表す第３の禁止信号を生成す
る判定手段と、前記受信クロック信号に応じて前記第２
の書込クロック信号を発生して前記第２のメモリ手段に
前記受信入力データ信号を前記第２の書込データ信号と
して書き込むとともに前記第２の禁止信号又は前記第３
の禁止信号に応答して前記第２の書込クロック信号の発
生を停止する第２の発生手段と、前記第２の書込クロッ
ク信号及び第２の読出クロック信号に応じて第２のクロ
ック制御信号を生成する第６の生成手段と、前記第２の
クロック制御信号に応じて前記第２の読出クロック信号
を生成して前記第２のメモリ手段から前記第２の書込デ
ータ信号を前記受信出力データ信号として読み出す第７
の生成手段とを有することを特徴とする速度変換装置が
得られる。

【００２６】

【実施例】以下本発明について実施例によって説明す
る。

【００２７】図１を参照して、図示の速度変換装置は図
５に関連して説明した第１及び第２の通信装置に備えら
れている。この速度変換装置は送信速度変換部６１及び
受信速度変換部６２を備えている。この速度変換装置に
おいて、図５に示す速度変換装置と同一の構成要素につ
いては同一の参照番号を付す。送信速度変換部６１は図
５に示す第１の読出クロック発生回路とのその機能が異
なる第１の読出クロック発生回路６３を備えており、さ
らに、速度制御回路６４及び多重化回路６５を備えてい
る。

【００２８】一方、受信速度変換部６２は図５に示す第
２の書込クロック発生回路４４とはその機能が異なる第
２の書込クロック発生回路６６を備えており、さらに、
判定回路６７を備えている。

【００２９】図１及び図２を参照して、第１の書込クロ
ック発生回路２３には図２（ａ）に示す送信クロック信
号が与えられる。この送信クロック信号は、前述したよ
うに、送信入力データ信号に同期している。また、第１
のメモリ２４には、第１の伝送速度を有する送信入力デ
ータ信号が第２の送信入力端子２２から与えられる。送
信入力データ信号は、図２（ａ）に示すように、第１乃
至第Ｎ（Ｎは２以上の整数）の入力データビットｉ１乃
至ｉＮを備えている。なお、図２（ａ）においては、単
に第１乃至第２０の入力データビットｉ１乃至ｉ２０が
示されている。

【００３０】前述したように、第１の書込クロック発生
回路からの第１の書込クロック信号によって、第１のメ
モリ２４には送信入力データ信号が第１の記憶データ信
号として書き込まれる。そして、この第１の記憶データ
信号は第１の読出クロック信号によって第１の読出デー
タ信号として第１のメモリ２４から読み出される。そし
て、後述するように、この第１の読出データ信号は、図
２（ｃ）に示す出力フォーマットを有している。

【００３１】第１の書込クロック信号及び第１の読出ク
ロック信号を受け、第１の位相比較回路２５は第１のＰ
ＬＬ回路２６に第１の位相制御信号を送る。そして、第
１のＰＬＬ回路２６は、第１の位相制御信号に基づい
て、図２（ｄ）に示す第１の制御クロック信号を読出制
御回路２７、読出クロック発生回路６３、及び速度制御
回路６４に与える。

【００３２】前述のように、読出制御回路２７は、第１
の制御クロック信号に応じてフレームパルス信号及び第
１の禁止信号を生成する。具体的には、読出制御回路２
７は、第１の制御クロック信号のクロックパルス数をカ
ウントして第１のカウント値を生成する。そして、第１
のカウント値が所定の値になると、例えば、１０になる
と、読出制御回路２７は、図２（ｅ）に示すハイレベル
を有する第１の禁止信号を送出する。

【００３３】出力フォーマット期間は予め読出制御回路
２７にセットされており、読出制御回路２７は第１の制
御クロック信号のクロックパルス数をカウントして第２
のカウント値を生成する。第２のカウント値が出力フォ
ーマット期間と同じ値になると、読出制御回路２７は、
図２（ｆ）に示すフレームパルス信号を送出する。そし
て、読出制御回路２７がフレームパルス信号を送出した
際には、第１の禁止信号は送出されない。

【００３４】第１の読出クロック発生回路６３では、図
２（ｄ）に示す第１の制御クロック信号に応じて第１の
読出クロック信号を発生する。そして、第１の禁止信号
を受けると、第１の読出クロック発生回路６３は第１の
読出クロックの発生を停止する。この結果、第１の記憶
入力データ信号は第１のメモリ２４から読み出されな
い。

【００３５】前述のように、第１のカウント値が“１
０”になると、第１の禁止信号が読出制御回路２７から
第１の読出クロック発生回路６３に与えられる。従っ
て、第１の読出データ信号は１０ビット毎に空又はオー
バーヘッドビットスロットを備えることになる。具体的
には、第１の読出データ信号は、図２（ｃ）に示す出力
フォーマットを備えることになる。つまり、第１のオー
バーヘッドビットスロットｏ１が第１０の入力データビ
ットｉ１０の後に挿入され、第２のオーバーヘッドビッ
トスロットｏ２が第２０の入力データビットｉ２０の後
に挿入されることになる。

【００３６】前述のように、第１の制御クロック信号及
びフレームパルス信号が速度制御回路６４に与えられて
おり、速度制御回路６４は第１の制御クロック信号に応
じて動作し、フレームパルス信号に基づいて速度制御信
号を生成する。

【００３７】図１及び図３を参照して、図３（ａ）に示
すように、読出制御回路２７はフレーム期間を有するフ
レームパルス信号を生成する。速度制御信号はハイレベ
ル及びローレベルを有する所定のパターンを備えてい
る。具体的には、速度制御信号は第１乃至第Ｍ（Ｍは２
以上の整数）の信号部を備えており、これら第１乃至第
Ｍの信号部はこの順で繰り返される。図示の例では、整
数Ｍの値は“８”である。第１、第３、及び第５の信号
部は、図３（ｂ）に示すように、フレーム期間に亘って
ハイレベルを備えている。第２、第４、第６、第７、及
び第８の信号部は、図３（ｂ）に示すように、フレーム
期間に亘ってローレベルを備えている。さらに、速度変
換回路６４は別の禁止信号を送出する。図３（ｃ）に示
すように、この別の禁止信号は、第１、第３、及び第５
の信号部の立ち下がりに対応する位置で禁止パルスを有
している。そして、この別の禁止信号は第１の読出クロ
ック発生回路６３に与えられる。この別の禁止信号が与
えられると、第１の読出クロック発生回路６３は第１の
読出クロック信号の発生を停止する。

【００３８】図１及び図４を参照して、いま、第１の読
出データ信号が第１乃至第Ｋ（Ｋは２以上の整数）のサ
ブフレームを有する出力フレームフォーマットを備えて
いるものとする。そして、各サブフレームは１０個のデ
ータビットとオーバーヘッドビットスロットを有してい
る。図示の例では、整数Ｋは“２０”であり、上述の説
明から容易に分かるように、図５において、第２０サブ
フレームのオーバーヘッドビットスロットにはデータビ
ットが挿入されるかもしれない。

【００３９】多重化回路６５は、フレームパルス信号及
び速度制御信号を受け、第２０サブフレームのオーバー
ヘッドビットスロットにデータビットが挿入されている
か否かを判定する。そして、判定の結果に応じて、多重
化回路６５は、情報信号を第１の読出データ信号に多重
化して第１の出力信号を生成する。具体的には、情報信
号は第１乃至第３の情報ビットを有しており、第２０サ
ブフレームのオーバーヘッドビットスロットにデータビ
ットが挿入されていると、第１乃至第３の情報ビットは
それぞれ論理“０”とされる。一方、第２０サブフレー
ムのオーバーヘッドビットスロットが空スロットである
と、第１乃至第３の情報ビットはそれぞれ論理“１”と
される。図５に示す例では、第１の情報ビットは、第２
サブフレームのオーバーヘッドビットスロットに挿入さ
れ、第２の情報ビットは第６サブフレームのオーバーヘ
ッドビットスロットに挿入される。そして、第３の情報
ビットは第１０サブフレームのオーバーヘッドビットス
ロットに挿入される。

【００４０】上記の第１の出力データ信号は変調回路に
送られ、ここで送信信号に変調される。

【００４１】図１のみを参照して、いま、図５に関連し
て説明したように、第１の通信装置が送信信号を伝送路
に送出したものとする。この送信信号は第２の通信装置
において、受信信号として受信される。第２の通信装置
では受信信号を復調信号に復調する。さらに、第２の通
信装置では、復調信号の同期を確立して、受信クロック
信号、受信フレームパルス信号、及び第２の伝送速度を
有する受信データ信号を生成する。そして、第２の通信
装置において、これら受信クロック信号、受信フレーム
信号、及び受信データ信号は受信速度変換部６２に与え
られる。

【００４２】受信速度変換部６２において、第１の受信
入力端子４１は書込制御回路４５、第２の書込クロック
信号発生回路６６、及び判定回路６７に接続されてい
る。第２の受信入力端子４２は書込制御回路４５及び判
定回路６７に接続されている。第３の受信入力端子４３
は第２のメモリ４６及び判定回路６７に接続されてい
る。

【００４３】第１の受信入力端子４１から受信クロック
信号を受けると、図５で説明したように、第２の書込ク
ロック信号発生回路６６は第２の書込クロック信号を発
生する。第２の書込クロック信号に応じて、第２のメモ
リ４６には受信データ信号が第２の書込（記憶）データ
信号として書き込まれる（記憶される）。

【００４４】図５で説明したように、書込制御回路４５
では、受信クロック信号及び受信フレームパルス信号に
応じて受信データ信号の各オーバーヘッドビットスロッ
トの位置で第２の禁止信号を生成する。そして、第２の
禁止信号に応答して、第２の書込クロックパルス発生回
路６６は第２の書込クロック信号の発生を停止する。

【００４５】図１及び図４を参照して、判定回路６７に
は、受信データ信号中の第１乃至第３の情報ビットの位
置を示す位置データが備えられている。具体的には、判
定回路６７は、第１、第２、及び第３の情報ビットがそ
れぞれ第２のサブフレームのオーバーヘッドビットスロ
ット、第６のサブフレームのオーバーヘッドビットスロ
ット、及び第１０のサブフレームのオーバーヘッドビッ
トスロットに挿入されていることを知っている。従っ
て、判定回路６７は、受信クロック信号及び受信フレー
ムパルス信号に応じて受信データ信号中の第１乃至第３
の情報ビットの位置をサーチして、第１乃至第３の情報
ビットを第１乃至第３の引抜ビットして受信データ信号
から引き抜く。

【００４６】判定回路６７は第１乃至第３の引抜ビット
がそれぞれ論理“０”であるか否かを判定して、第１乃
至第３の引抜ビットの内少なくとも２つが論理“１”で
あると、判定回路６７は、第２０サブフレームのオーバ
ーヘッドビット位置で第２の速度制御信号を生成して、
この第２の速度制御信号を第２の書込クロック信号発生
回路４５に与える。そして、第２の速度制御信号に応答
して、第２の書込クロック信号発生回路４５は第２の書
込クロック信号の発生を停止する。

【００４７】図５で説明したように、第２の書込データ
信号は、第２の読出クロック信号発生回路４９から与え
られる第２の書込クロック信号に応じて、第２のメモリ
４６から第２の出力データ信号として読み出される。そ
して、この第２の出力データ信号は、例えば、受信出力
端子５１を介して処理装置に与えられ、ここで処理され
る。

【００４８】なお、上述の実施例では、情報信号が第１
乃至第３の情報ビットを備える場合について説明した
が、情報信号は第１の情報ビットのみを備えてもよく、
この場合には、判定回路６７は第１の情報ビットが、例
えば、論理“１”であると、第２の速度制御信号を出力
する。

【００４９】

【発明の効果】以上説明したように、本発明では、所定
の周期でオーバーヘッドビットスロットを有する読出デ
ータ信号を得るために読出クロックの供給を制御するす
るとともに速度制御信号に基づいて読出クロックの供給
を停止して、速度制御信号に基づいて情報信号を読出デ
ータ信号に多重化して出力データ信号を出力するように
したから、フレーム長さに無関係に所望の伝送速度を得
ることができるという効果がある。

【００５０】また、出力データ信号に起因する受信デー
タ信号を受けた際、オーバーヘッドビットスロットを除
去するように書込制御を行い、さらに、情報信号が予め
定められた状態であるか否かを判定して、情報信号が予
め定められた状態であると、受信データ信号の書込を停
止するようにしたから、データ伝送速度とデータ伝送処
理の自由度が向上する。

【図面の簡単な説明】

【図１】本発明による速度変換装置の一実施例を示すブ
ロック図である。

【図２】図１に示す速度変換装置の動作を説明するため
のタイミングチャートである。

【図３】図１に示す速度制御回路の動作を説明するため
のタイミングチャートである。

【図４】図１に示す多重化回路から出力される出力デー
タ信号の信号フォーマットを示す図である。

【図５】従来の速度変換装置を示すブロック図である。

【符号の説明】

１１，６１送信速度変換部１２，６２受信速度変換部２３，４４，６６書込クロック発生回路２４，４６メモリ２５，４７位相比較回路２６，４８ＰＬＬ回路２７読出制御回路２８，４９，６３読出クロック発生回路４５書込制御回路６４速度制御回路６５多重化回路６７判定回路

Claims

【特許請求の範囲】

【請求項１】第１の伝送速度を有する送信入力データ
信号を送信クロック信号に応じて第２の伝送速度を有す
る送信出力データ信号に速度変換する送信速度変換部を
備える速度変換装置において、前記送信速度変換部は、
第１の書込クロック信号に応じて前記送信入力データ信
号を第１の書込データ信号として記憶する第１のメモリ
手段と、前記送信クロック信号に応じて前記第１の書込
クロック信号を生成する第１の生成手段と、前記第１の
書込クロック信号及び第１の読出クロック信号に応じて
第１のクロック制御信号を生成する第２の生成手段と、
前記第１のクロック制御信号に応答して第１の禁止信号
と前記送信出力データ信号の送信フレーム周期を表す第
１のフレームパルス信号とを生成する第３の生成手段
と、前記第１のクロック制御信号に応じて動作し前記第
１のフレームパルス信号に基づいて予め定められたパタ
ーンを有する速度制御信号を生成するとともに該速度制
御信号に応答して別の禁止信号を生成する第４の生成手
段と、前記第１のクロック制御信号に応じて前記第１の
読出クロック信号を生成して前記第１のメモリ手段から
前記第１の書込データ信号を第１の読出データ信号とし
て読み出し、前記第１の禁止信号又は前記別の禁止信号
に応答して前記第１の読み出しクロック信号の発生を停
止する第１の発生手段と、前記速度制御信号及び前記第
１のフレームパルス信号に応答して所定のロジックパタ
ーンを有する情報信号を前記第１の読出データ信号に多
重して前記送信出力データ信号を生成する多重化手段と
を有すること特徴とする速度変換装置。
【請求項２】請求項１に記載された速度変換装置にお
いて、前記第２の生成手段は、前記第１の書込クロック
信号と前記第１の読出クロック信号とを比較して、前記
第１の書込クロック信号と前記第１の読出クロック信号
との位相差を表す第１の位相制御信号を生成する第１の
位相比較回路と、前記第１の位相制御信号に基づいて前
記第１のクロック制御信号を生成する第１のＰＬＬ回路
とを有することを特徴とする速度変換装置。
【請求項３】請求項２に記載された速度変換装置にお
いて、前記第１のメモリ手段にはＦＩＦＯメモリが用い
られていることを特徴とする速度変換装置。
【請求項４】請求項１に記載された速度変換装置にお
いて、前記第１の読出データ信号は複数のサブフレーム
を有する出力信号フォーマットを備え、前記サブフレー
ムの各々はオーバーヘッドビットスロットを有してお
り、前記多重化手段は前記サブフレームの前記オーバー
ヘッドビットスロットのうち少なくとも一つに前記情報
信号を挿入して前記送信出力信号を生成するようにした
ことを特徴とする速度変換装置。
【請求項５】請求項４に記載された速度変換装置にお
いて、前記情報信号は特定のオーバーヘッドビットスロ
ットが前記送信入力データ信号のデータビットを有して
いるか否かを表すことを特徴とする速度変換装置。
【請求項６】請求項５に記載された速度変換装置にお
いて、さらに、前記送信出力信号に基づいて得られ、前
記第２の伝送速度の受信入力データ信号、受信クロック
信号、及び前記受信入力データ信号のフレーム周期を表
す受信フレームパルス信号を受け、前記受信クロック信
号及び前記受信フレームパルス信号に応じて前記受信入
力データ信号を前記第１の伝送速度を有する受信出力デ
ータ信号に速度変換する受信速度変換部を有し、該受信
速度変換部は、第２の書込クロック信号に応じて前記受
信入力データ信号を第２の書込データ信号として記憶す
る第２のメモリ手段と、前記受信クロック信号及び前記
受信フレームパルス信号に応答して前記オーバーヘッド
ビットスロットの位置を表す第２の禁止信号を生成する
第５の手段と、前記受信入力データ信号、前記受信クロ
ック信号、及び前記受信フレームパルス信号を受け、前
記情報信号が予め定められた状態で表しているか否かを
判定して、前記情報信号が前記予め定められた状態を表
している際前記特定のオーバーヘッドビットスロットの
位置を表す第３の禁止信号を生成する判定手段と、前記
受信クロック信号に応じて前記第２の書込クロック信号
を発生して前記第２のメモリ手段に前記受信入力データ
信号を前記第２の書込データ信号として書き込むととも
に前記第２の禁止信号又は前記第３の禁止信号に応答し
て前記第２の書込クロック信号の発生を停止する第２の
発生手段と、前記第２の書込クロック信号及び第２の読
出クロック信号に応じて第２のクロック制御信号を生成
する第６の生成手段と、前記第２のクロック制御信号に
応じて前記第２の読出クロック信号を生成して前記第２
のメモリ手段から前記第２の書込データ信号を前記受信
出力データ信号として読み出す第７の生成手段とを有す
ることを特徴とする速度変換装置。
【請求項７】請求項６に記載された速度変換装置にお
いて、前記第６の生成手段は、前記第２の書込クロック
信号と前記第２の読出クロック信号とを比較して前記第
２の書込クロック信号と前記第２の読出クロック信号と
の位相差を表す第２の位相制御信号を生成する第２の位
相比較回路と、前記第２の位相制御信号に基づいて前記
第２のクロック制御信号を生成する第２のＰＬＬ回路と
を有することを特徴とする速度変換装置。
【請求項８】請求項７に記載された速度変換装置にお
いて、前記第２のメモリ手段にはＦＩＦＯメモリが用い
られていることを特徴とする速度変換装置。