JPH04276935A - 非同期データ同期伝送装置 - Google Patents
非同期データ同期伝送装置Info
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- JPH04276935A JPH04276935A JP3061098A JP6109891A JPH04276935A JP H04276935 A JPH04276935 A JP H04276935A JP 3061098 A JP3061098 A JP 3061098A JP 6109891 A JP6109891 A JP 6109891A JP H04276935 A JPH04276935 A JP H04276935A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 51
- 238000004891 communication Methods 0.000 claims abstract description 49
- 238000001514 detection method Methods 0.000 claims abstract 2
- 230000001360 synchronised effect Effects 0.000 claims description 58
- 238000005070 sampling Methods 0.000 claims description 13
- 230000001172 regenerating effect Effects 0.000 claims description 2
- 238000011084 recovery Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000008929 regeneration Effects 0.000 description 5
- 238000011069 regeneration method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、非同期で送られてく
る通信データを同期タイプの伝送回線に伝送する非同期
データ同期伝送装置に関するものである。
る通信データを同期タイプの伝送回線に伝送する非同期
データ同期伝送装置に関するものである。
【0002】
【従来の技術】図6は、例えば、産業図書(株)発行、
福島俊雄氏編、新・データ伝送システム、初版第2刷,
175頁,図8,6に示されている従来の非同期データ
同期伝送装置の原理的な構成を示すブロック図である。 図において、1は図示を省略したデータ端末からの非同
期の通信データが入力されるデータ入力端子であり、2
はこのデータ入力端子1に入力された通信データより再
生クロックを再生させるクロック再生回路である。
福島俊雄氏編、新・データ伝送システム、初版第2刷,
175頁,図8,6に示されている従来の非同期データ
同期伝送装置の原理的な構成を示すブロック図である。 図において、1は図示を省略したデータ端末からの非同
期の通信データが入力されるデータ入力端子であり、2
はこのデータ入力端子1に入力された通信データより再
生クロックを再生させるクロック再生回路である。
【0003】3はクロック再生回路2にて再生された再
生クロックを書き込みクロックとして、データ入力端子
1に入力された通信データが書き込まれるエラスティッ
クバッファで、例えばファーストイン・ファーストアウ
ト(以下、FIFOという)形式のメモリにて構成され
ている。
生クロックを書き込みクロックとして、データ入力端子
1に入力された通信データが書き込まれるエラスティッ
クバッファで、例えばファーストイン・ファーストアウ
ト(以下、FIFOという)形式のメモリにて構成され
ている。
【0004】4はこのエラスティックバッファ3に蓄積
された通信データを読み出すための、読み出しクロック
として作用する基準クロックを生成する基準クロック発
生回路であり、5はそのエラスティックバッファ3より
読み出された通信データを、図示を省略した同期タイプ
の伝送回線に送出するデータ出力端子である。
された通信データを読み出すための、読み出しクロック
として作用する基準クロックを生成する基準クロック発
生回路であり、5はそのエラスティックバッファ3より
読み出された通信データを、図示を省略した同期タイプ
の伝送回線に送出するデータ出力端子である。
【0005】次に動作について説明する。データ端末か
ら送信される通信データは、データ端末内部のクロック
に従った一定の周期でデータ入力端子1に非同期的に入
力される。入力端子1に入力された通信データはエラス
ティックバッファ3に供給されるとともに、クロック再
生回路2にも入力される。
ら送信される通信データは、データ端末内部のクロック
に従った一定の周期でデータ入力端子1に非同期的に入
力される。入力端子1に入力された通信データはエラス
ティックバッファ3に供給されるとともに、クロック再
生回路2にも入力される。
【0006】ここで、このエラスティックバッファ3へ
のデータの書き込みは、入力される非同期の通信データ
を確実にサンプリングするために、クロック再生回路2
において当該通信データより再生された再生クロックを
書き込みクロックとして行われる。
のデータの書き込みは、入力される非同期の通信データ
を確実にサンプリングするために、クロック再生回路2
において当該通信データより再生された再生クロックを
書き込みクロックとして行われる。
【0007】クロック再生回路2はこの再生クロックを
、例えば非同期で入力される通信データのデータビット
列のレベル変換点に基づいて再生する。
、例えば非同期で入力される通信データのデータビット
列のレベル変換点に基づいて再生する。
【0008】つまり、データ端末から出力される非同期
の通信データのデータ速度が、例えはLbps である
とすると、入力される通信データのレベル変換点、つま
りデータビットの区切りは1/L秒毎に存在することは
明らかである。
の通信データのデータ速度が、例えはLbps である
とすると、入力される通信データのレベル変換点、つま
りデータビットの区切りは1/L秒毎に存在することは
明らかである。
【0009】入力された通信データを正確にサンプリン
グするためには、そのデータビットの中央時点にサンプ
リングタイミングがあればよいこととなり、データビッ
ト列のレベル変換点即ちデータビットの区切りから(1
/L)×(1/2)秒時点にサンプリングクロックつま
りエラスティックバッファ3への書き込みクロックとし
ての再生クロックが存在すればよいことがわかる。
グするためには、そのデータビットの中央時点にサンプ
リングタイミングがあればよいこととなり、データビッ
ト列のレベル変換点即ちデータビットの区切りから(1
/L)×(1/2)秒時点にサンプリングクロックつま
りエラスティックバッファ3への書き込みクロックとし
ての再生クロックが存在すればよいことがわかる。
【0010】クロック再生回路2は以上述べたような、
入力される非同期の通信データのレベル変換点がいつ発
生したかを検出し、その時点から(1/L)×(1/2
)秒後にサンプリング用の再生クロックが出力されるよ
うに動作する。これにより、入力端子1より入力される
非同期の通信データは確実にエラスティックバッファ3
に取込まれる。
入力される非同期の通信データのレベル変換点がいつ発
生したかを検出し、その時点から(1/L)×(1/2
)秒後にサンプリング用の再生クロックが出力されるよ
うに動作する。これにより、入力端子1より入力される
非同期の通信データは確実にエラスティックバッファ3
に取込まれる。
【0011】一方、エラスティックバッファ3から出力
端子5に接続された同期タイプの伝送回線へデータを出
力する場合には、伝送回線側のクロックと周波数位相同
期した読み出しクロックに従ってデータを取出さないと
、伝送回線上へ正しくデータを乗せることができない。
端子5に接続された同期タイプの伝送回線へデータを出
力する場合には、伝送回線側のクロックと周波数位相同
期した読み出しクロックに従ってデータを取出さないと
、伝送回線上へ正しくデータを乗せることができない。
【0012】従って、エラスティックバッファ3へは、
基準クロック発生回路4から出力される基準クロックを
読み出しクロックとして供給し、これに従って蓄積され
ている通信データを取り出すことにより、基準クロック
に同期した同期化通信データを得るように動作する。
基準クロック発生回路4から出力される基準クロックを
読み出しクロックとして供給し、これに従って蓄積され
ている通信データを取り出すことにより、基準クロック
に同期した同期化通信データを得るように動作する。
【0013】なお、この基準クロック発生回路4は、伝
送回線側からのクロック信号に従属して動作する場合と
、内部の水晶発振器等に基づいて動作し、伝送回線側と
は独立に動作する場合の2通りがある。
送回線側からのクロック信号に従属して動作する場合と
、内部の水晶発振器等に基づいて動作し、伝送回線側と
は独立に動作する場合の2通りがある。
【0014】入力端子1に入力された非同期の通信デー
タは、前述のようにして同期化され、同期化通信データ
として出力端子5より出力されるわけであるが、エラス
ティックバッファ3がFIFO形式のメモリにて構成さ
れるため、再生クロックに含まれる位相ジッタ成分が取
り除かれることとなる。
タは、前述のようにして同期化され、同期化通信データ
として出力端子5より出力されるわけであるが、エラス
ティックバッファ3がFIFO形式のメモリにて構成さ
れるため、再生クロックに含まれる位相ジッタ成分が取
り除かれることとなる。
【0015】一方、データ端末側のクロック周波数と基
準クロックの周波数とはほぼ等しいといっても全く同一
ではない。そのため、長時間監視するとエラスティック
バッファ3へ書き込まれる非同期の通信データのビット
数と、読み出される同期化通信データのビット数とは、
いずれか一方が他方より多くなる(又は少なくなる)と
いう現象が発生し、やがてエラスティックバッファ3に
アンダーフローまたはオーバーフローが発生してスリッ
プが発生してしまう。
準クロックの周波数とはほぼ等しいといっても全く同一
ではない。そのため、長時間監視するとエラスティック
バッファ3へ書き込まれる非同期の通信データのビット
数と、読み出される同期化通信データのビット数とは、
いずれか一方が他方より多くなる(又は少なくなる)と
いう現象が発生し、やがてエラスティックバッファ3に
アンダーフローまたはオーバーフローが発生してスリッ
プが発生してしまう。
【0016】このスリップという現象はエラスティック
バッファ3への入力と出力とでその周波数が完全に同一
でない限り防ぎようがなく、いかにそのスリップ発生間
隔を長く保つかが重要なポイントとなる。
バッファ3への入力と出力とでその周波数が完全に同一
でない限り防ぎようがなく、いかにそのスリップ発生間
隔を長く保つかが重要なポイントとなる。
【0017】その1つの解決手段として、データ端末側
と伝送回線側の周波数差を極力低減させるために、基準
クロック発生回路4として高安定原子発振器を使うとい
う方法がある。また、エラスティックバッファ3の容量
を大きくして、アンダーフロー/オーバーフロー発生ま
での時間を長く設定するという方法もある。
と伝送回線側の周波数差を極力低減させるために、基準
クロック発生回路4として高安定原子発振器を使うとい
う方法がある。また、エラスティックバッファ3の容量
を大きくして、アンダーフロー/オーバーフロー発生ま
での時間を長く設定するという方法もある。
【0018】一般には、これら一方又は両方の組合わせ
にて所望のスリップ発生間隔を設定して動作させる。
にて所望のスリップ発生間隔を設定して動作させる。
【0019】また、このような同期化伝送は、多点サン
プリングを用いた別の手法によっても実現可能である。 図7はそのような非同期データ同期伝送装置の同期化手
法を示すタイミング図である。
プリングを用いた別の手法によっても実現可能である。 図7はそのような非同期データ同期伝送装置の同期化手
法を示すタイミング図である。
【0020】データ端末から送出された非同期の通信デ
ータを、伝送回線に当該伝送回線の基準クロックに同期
化させて出力する場合、図7(b)に示す非同期の通信
データを同図(a)に示す基準クロックで多点サンプリ
ングし、同図(c)に示す標本化出力を得てそれを伝送
回線に送出する。この標本化出力は受信側において同図
(d)に示す同期化出力データに再生される。
ータを、伝送回線に当該伝送回線の基準クロックに同期
化させて出力する場合、図7(b)に示す非同期の通信
データを同図(a)に示す基準クロックで多点サンプリ
ングし、同図(c)に示す標本化出力を得てそれを伝送
回線に送出する。この標本化出力は受信側において同図
(d)に示す同期化出力データに再生される。
【0021】この場合、サンプリングに用いられる基準
クロックの周波数は、例えば、非同期の通信データの伝
送ビットレートが1200bps のときには4800
Hzが用いられ、伝送回線上では4800bps の同
期データとして扱われる。
クロックの周波数は、例えば、非同期の通信データの伝
送ビットレートが1200bps のときには4800
Hzが用いられ、伝送回線上では4800bps の同
期データとして扱われる。
【0022】このように、多点サンプリングという手法
によって、受信側で得られる同期化出力データの位相歪
は比較的低く抑えることが可能となる。
によって、受信側で得られる同期化出力データの位相歪
は比較的低く抑えることが可能となる。
【0023】なお、このような従来の非同期データ同期
伝送装置、同期化方式に関連した技術が記載されている
文献としては、例えば「新・データ伝送システム」(編
福島俊雄 発行 産業図書)などがある。
伝送装置、同期化方式に関連した技術が記載されている
文献としては、例えば「新・データ伝送システム」(編
福島俊雄 発行 産業図書)などがある。
【0024】
【発明が解決しようとする課題】従来の非同期データ同
期伝送装置は以上のように構成されているので、FIF
O形式のメモリを用いる構成を採った場合、基準クロッ
ク発生回路4に極めて高価な高安定発振器を用いる必要
があり、また、基準クロック発生回路4に比較的安価な
発振器を用いた場合、エラスティックバッファ3の容量
を大きなものとしなければならず、伝送遅延が増大する
といった問題点があり、多点サンプリングの手法を採用
した場合には、回路構成は簡単にはなるが、伝送効率が
例えば1/4に低下するという問題点があった。
期伝送装置は以上のように構成されているので、FIF
O形式のメモリを用いる構成を採った場合、基準クロッ
ク発生回路4に極めて高価な高安定発振器を用いる必要
があり、また、基準クロック発生回路4に比較的安価な
発振器を用いた場合、エラスティックバッファ3の容量
を大きなものとしなければならず、伝送遅延が増大する
といった問題点があり、多点サンプリングの手法を採用
した場合には、回路構成は簡単にはなるが、伝送効率が
例えば1/4に低下するという問題点があった。
【0025】請求項1および2に記載の発明は上記のよ
うな問題点を解消するためになされたもので、伝送効率
を低下させることなく、安価な発振器を用つつ大幅なデ
ータスリップが発生しにくい非同期データ同期伝送装置
を得ることを目的とする。
うな問題点を解消するためになされたもので、伝送効率
を低下させることなく、安価な発振器を用つつ大幅なデ
ータスリップが発生しにくい非同期データ同期伝送装置
を得ることを目的とする。
【0026】
【課題を解決するための手段】請求項1に記載の発明に
係る非同期データ同期伝送装置は、同期データ出力クロ
ックより基準データを発生する基準データ発生器と、通
信データがFIFO形式で格納される第1のバッファと
は別に用意されて、当該基準データが再生クロックに従
って書き込まれ、同期データ出力クロックに従って読み
出されるFIFO形式の第2のバッファと、第2のバッ
ファより読み出された比較データに基づいて書き込みと
読み出しの速度差を検出する速度差検出器と、速度差検
出器の出力信号に従って第1のバッファの読み出しクロ
ックを制御する読み出し制御器とを備えたものである。
係る非同期データ同期伝送装置は、同期データ出力クロ
ックより基準データを発生する基準データ発生器と、通
信データがFIFO形式で格納される第1のバッファと
は別に用意されて、当該基準データが再生クロックに従
って書き込まれ、同期データ出力クロックに従って読み
出されるFIFO形式の第2のバッファと、第2のバッ
ファより読み出された比較データに基づいて書き込みと
読み出しの速度差を検出する速度差検出器と、速度差検
出器の出力信号に従って第1のバッファの読み出しクロ
ックを制御する読み出し制御器とを備えたものである。
【0027】また、請求項2に記載の発明に係る非同期
データ同期伝送装置は、同期データ出力クロックより基
準データを発生する基準データ発生器と、通信データが
FIFO形式で格納される第1のバッファとは別に用意
されて、当該基準データが再生クロックに従って書き込
まれ、同期データ出力クロックに従って読み出されるF
IFO形式の第2のバッファと、第2のバッファより読
み出された比較データに基づいて書込みと読み出しの速
度差を検出し、クロック再生器にて再生される再生クロ
ックを制御する速度差検出器とを備えたものである。
データ同期伝送装置は、同期データ出力クロックより基
準データを発生する基準データ発生器と、通信データが
FIFO形式で格納される第1のバッファとは別に用意
されて、当該基準データが再生クロックに従って書き込
まれ、同期データ出力クロックに従って読み出されるF
IFO形式の第2のバッファと、第2のバッファより読
み出された比較データに基づいて書込みと読み出しの速
度差を検出し、クロック再生器にて再生される再生クロ
ックを制御する速度差検出器とを備えたものである。
【0028】
【作用】請求項1に記載の発明における速度差検出器は
、同期データ出力クロックより生成された基準データを
再生クロックに従って第2のバッファに書き込み、それ
を同期データ出力クロックに従って読み出すことによっ
て、書き込みと読み出しの速度差を検出し、読み出し制
御器はこの速度差検出器の出力する検出信号に従って、
第1のバッファの読み出しクロックを制御することによ
り、大幅なデータスリップが発生しにくく、伝送効率の
低下もない非同期データ同期伝送装置を実現する。
、同期データ出力クロックより生成された基準データを
再生クロックに従って第2のバッファに書き込み、それ
を同期データ出力クロックに従って読み出すことによっ
て、書き込みと読み出しの速度差を検出し、読み出し制
御器はこの速度差検出器の出力する検出信号に従って、
第1のバッファの読み出しクロックを制御することによ
り、大幅なデータスリップが発生しにくく、伝送効率の
低下もない非同期データ同期伝送装置を実現する。
【0029】また、請求項2に記載の発明における速度
差検出器は、同期データ出力クロックより生成された基
準データを再生クロックに従って第2のバッファに書き
込み、それを同期データ出力クロックに従って読み出す
ことによって、書き込みと読み出しの速度差の検出を行
い、それに基づいてクロック再生器にて再生される再生
クロックを制御することにより、大幅なデータスリップ
が発生しにくく、伝送効率の低下もない非同期データ同
期伝送装置を実現する。
差検出器は、同期データ出力クロックより生成された基
準データを再生クロックに従って第2のバッファに書き
込み、それを同期データ出力クロックに従って読み出す
ことによって、書き込みと読み出しの速度差の検出を行
い、それに基づいてクロック再生器にて再生される再生
クロックを制御することにより、大幅なデータスリップ
が発生しにくく、伝送効率の低下もない非同期データ同
期伝送装置を実現する。
【0030】
【実施例】実施例1.
以下、この発明の実施例を図について説明する。図1は
請求項1に記載の発明の一実施例を示すブロック図であ
る。
請求項1に記載の発明の一実施例を示すブロック図であ
る。
【0031】図において、6は図示を省略したデータ端
末よりデータ入力端子1に非同期で入力された通信デー
タより、当該通信データをサンプリングするための再生
クロックを再生するクロック再生器であり、7はこのク
ロック再生回路6に与える基準クロックを生成する基準
クロック発生器である。
末よりデータ入力端子1に非同期で入力された通信デー
タより、当該通信データをサンプリングするための再生
クロックを再生するクロック再生器であり、7はこのク
ロック再生回路6に与える基準クロックを生成する基準
クロック発生器である。
【0032】8はクロック再生器6の再生した再生クロ
ックによってサンプリングされた前記通信データを蓄積
する、FIFO形式のメモリによる第1のバッファであ
る。
ックによってサンプリングされた前記通信データを蓄積
する、FIFO形式のメモリによる第1のバッファであ
る。
【0033】9は出力端子5より出力される同期データ
用の同期データ出力クロックが入力されるクロック入力
端子であり、10はこのクロック入力端子9に入力され
た同期データ出力クロックより基準データを生成する基
準データ発生器である。
用の同期データ出力クロックが入力されるクロック入力
端子であり、10はこのクロック入力端子9に入力され
た同期データ出力クロックより基準データを生成する基
準データ発生器である。
【0034】11はこの基準データ発生器10にて生成
された基準データが前記再生クロックに従って書き込ま
れ、同期データ出力クロックに基づく読み出しクロック
に従って読み出される、FIFO形式のメモリによる第
2のバッファである。
された基準データが前記再生クロックに従って書き込ま
れ、同期データ出力クロックに基づく読み出しクロック
に従って読み出される、FIFO形式のメモリによる第
2のバッファである。
【0035】12は第2のバッファ11より読み出され
た比較データに基づいて、書き込みと読み出しの速度差
を検出する速度差検出器であり、13はこの速度差検出
器12より出力される進み信号および遅れ信号に基づい
て、第1のバッファ8の読み出しクロックを制御する読
み出し制御器である。
た比較データに基づいて、書き込みと読み出しの速度差
を検出する速度差検出器であり、13はこの速度差検出
器12より出力される進み信号および遅れ信号に基づい
て、第1のバッファ8の読み出しクロックを制御する読
み出し制御器である。
【0036】次に動作について説明する。ここで、図2
は書き込み速度が読み出し速度より早い場合の動作を説
明するためのタイミング図であり、図3は読み出し速度
が書き込み速度より早い場合の動作を説明するためのタ
イミング図である。
は書き込み速度が読み出し速度より早い場合の動作を説
明するためのタイミング図であり、図3は読み出し速度
が書き込み速度より早い場合の動作を説明するためのタ
イミング図である。
【0037】図2および図3において、(a)は同期デ
ータ出力クロック、(b)は非同期通信データ、(c)
は再生クロック、(d)は基準データ、(e)は速度差
検出器12より第2のバッファ11に与えられる読み出
しクロック、(f)は比較データ、(g)は進み信号、
(h)は遅れ信号、(i)は読み出し制御器13が第1
のバッファ8に与える読み出しクロック、(j)は第1
のバッファ8より読み出される読み出しデータである。
ータ出力クロック、(b)は非同期通信データ、(c)
は再生クロック、(d)は基準データ、(e)は速度差
検出器12より第2のバッファ11に与えられる読み出
しクロック、(f)は比較データ、(g)は進み信号、
(h)は遅れ信号、(i)は読み出し制御器13が第1
のバッファ8に与える読み出しクロック、(j)は第1
のバッファ8より読み出される読み出しデータである。
【0038】図示を省略したデータ端末よりデータ入力
端子1に入力された非同期の通信データは、第1のバッ
ファ8に入力されるとともに、クロック再生器6にも入
力されて、当該データをサンプリングするための再生ク
ロックが再生される。ここで、非同期の通信データの伝
送ビットレートをAbps とすると、基準クロック発
生器7で生成される基準クロックの周波数は16×A
Hzとなる。
端子1に入力された非同期の通信データは、第1のバッ
ファ8に入力されるとともに、クロック再生器6にも入
力されて、当該データをサンプリングするための再生ク
ロックが再生される。ここで、非同期の通信データの伝
送ビットレートをAbps とすると、基準クロック発
生器7で生成される基準クロックの周波数は16×A
Hzとなる。
【0039】クロック再生器6は入力された通信データ
の変化点を検出し、基準クロック発生器7からの基準ク
ロックの8カウント目に再生クロックを出力する。また
、変化点が無い場合には、以前出力した再生クロックか
ら16カウント目に再生クロックを出力する。
の変化点を検出し、基準クロック発生器7からの基準ク
ロックの8カウント目に再生クロックを出力する。また
、変化点が無い場合には、以前出力した再生クロックか
ら16カウント目に再生クロックを出力する。
【0040】また、クロック入力端子9に入力された同
期データ出力クロックをもとに、基準データ発生器10
にて基準データを生成し、それをクロック再生器6から
再生クロックにて第2のバッファ11に書き込む、本実
施例では基準データは基準クロックの4倍の交番信号と
した。
期データ出力クロックをもとに、基準データ発生器10
にて基準データを生成し、それをクロック再生器6から
再生クロックにて第2のバッファ11に書き込む、本実
施例では基準データは基準クロックの4倍の交番信号と
した。
【0041】第1のバッファ8と第2のバッファ2は、
11はクロック入力端子9に入力される同期データ出力
クロックを基本とする読み出しクロックにて読み出され
、同期化が行なわれる。
11はクロック入力端子9に入力される同期データ出力
クロックを基本とする読み出しクロックにて読み出され
、同期化が行なわれる。
【0042】ここで、同期データ出力クロックをBbp
s とした時、それが非同期の通信データのビットレー
トAbps より小さくなった場合の動作を図2にて説
明する。 まず、同図(b)に示す非同期の通信データが、同図(
c)の再生クロックの“6”〜“9”間で早くなったと
する。これにより同図(d)に示す基準データの書き込
みがb点で1回余分に行なわれる。
s とした時、それが非同期の通信データのビットレー
トAbps より小さくなった場合の動作を図2にて説
明する。 まず、同図(b)に示す非同期の通信データが、同図(
c)の再生クロックの“6”〜“9”間で早くなったと
する。これにより同図(d)に示す基準データの書き込
みがb点で1回余分に行なわれる。
【0043】従って、第2のバッファ11より図2(e
)に示す読み出しクロックによって読み出された同図(
f)の比較データは、a点において、本来点線の波形と
なる所が、実線のように変更される。
)に示す読み出しクロックによって読み出された同図(
f)の比較データは、a点において、本来点線の波形と
なる所が、実線のように変更される。
【0044】速度検出器12は、図2(f)に示す、そ
の比較データを監視することによって、本来、同図(e
)の読み出しクロックの2クロックごとに交番するはず
の比較データが、2クロック以上連続するのを検出する
と、同図(g)の進み信号にダミーパルスを出力する。
の比較データを監視することによって、本来、同図(e
)の読み出しクロックの2クロックごとに交番するはず
の比較データが、2クロック以上連続するのを検出する
と、同図(g)の進み信号にダミーパルスを出力する。
【0045】このダミーパルスは読み出し制御器13に
入力され、読み出し制御器13は、図2(i)に示す第
1のバッファ8への読み出しクロックにダミークロック
を挿入する。これをc点に示す。この処理により、c点
にて同期データが1ビットスリップするが、図2に示す
Tsec の間における第1のバッファ8への書き込み
数と読み出し数を一致させることができる。
入力され、読み出し制御器13は、図2(i)に示す第
1のバッファ8への読み出しクロックにダミークロック
を挿入する。これをc点に示す。この処理により、c点
にて同期データが1ビットスリップするが、図2に示す
Tsec の間における第1のバッファ8への書き込み
数と読み出し数を一致させることができる。
【0046】次に、同期データ出力クロックのビットレ
ートBが非同期の通信データのビットレートAより大き
くなった場合の動作を図3にて説明する。まず、同図(
b)に示す非同期の通信データが、同図(c)の再生ク
ロックの“5”〜“8”間で遅くなったとする。これに
より同図(d)に示す基準データの書き込みがd点で1
回少なくなる。
ートBが非同期の通信データのビットレートAより大き
くなった場合の動作を図3にて説明する。まず、同図(
b)に示す非同期の通信データが、同図(c)の再生ク
ロックの“5”〜“8”間で遅くなったとする。これに
より同図(d)に示す基準データの書き込みがd点で1
回少なくなる。
【0047】従って、第2のバッファ11より図3(e
)に示す読み出しクロックによって読み出された同図(
f)の比較データは、e点において、本来点線の波形と
なる所が、実線のように変更される。
)に示す読み出しクロックによって読み出された同図(
f)の比較データは、e点において、本来点線の波形と
なる所が、実線のように変更される。
【0048】速度検出器12は、図3(f)に示すその
比較データを監視することによって、本来、同図(e)
の読み出しクロックの2クロックごとに交番するはずの
比較データが、2クロック以下で変化するのを検出する
と、同図(h)の遅れ信号に、読み出し中止の信号を出
力する。
比較データを監視することによって、本来、同図(e)
の読み出しクロックの2クロックごとに交番するはずの
比較データが、2クロック以下で変化するのを検出する
と、同図(h)の遅れ信号に、読み出し中止の信号を出
力する。
【0049】この読み出し中止の信号は読み出し制御器
13に入力され、読み出し制御器13は、図3(i)に
示す第1のバッファ8への読み出しクロックのf点のパ
ルスの送出を1回中止する。この処理により図3に示す
Tsec の間における、第1のバッファ8への書き込
み数と読み出し数を一致させることができる。
13に入力され、読み出し制御器13は、図3(i)に
示す第1のバッファ8への読み出しクロックのf点のパ
ルスの送出を1回中止する。この処理により図3に示す
Tsec の間における、第1のバッファ8への書き込
み数と読み出し数を一致させることができる。
【0050】実施例2.
なお、上記実施例では、基準データを同期データ出力ク
ロックの4倍の交番信号としたものを示したが、これは
第1のバッファ8および第2のバッファ11の容量によ
って可変するようにしてもよい。
ロックの4倍の交番信号としたものを示したが、これは
第1のバッファ8および第2のバッファ11の容量によ
って可変するようにしてもよい。
【0051】実施例3.
また、さらに他の実施例を図4に示す。この実施例は、
速度差検出器12と読み出し制御器13との間に連続デ
ータ検出器14を配置して、速度差検出器12からの進
み信号および遅れ信号による1ビットスリップの位置を
制御し、実際の通信データに影響を与えないように配慮
したものであり、図4では相当部分に図1と同一の符号
を付して重複説明をさけている。
速度差検出器12と読み出し制御器13との間に連続デ
ータ検出器14を配置して、速度差検出器12からの進
み信号および遅れ信号による1ビットスリップの位置を
制御し、実際の通信データに影響を与えないように配慮
したものであり、図4では相当部分に図1と同一の符号
を付して重複説明をさけている。
【0052】次に動作について説明する。一般的に、非
同期による通信データの伝送では、調歩同期式伝送が主
流である。調歩同期式の伝送では有効データを伝送しな
い場合、伝送ラインをオール1(マーク状態)にしてお
き、有効データを伝送する時のみ、まず先頭に1ビット
スタートビットを挿入し、その後連続してデータを伝送
し、伝送後は再びオール1のデータにするという伝送方
式をとっている。
同期による通信データの伝送では、調歩同期式伝送が主
流である。調歩同期式の伝送では有効データを伝送しな
い場合、伝送ラインをオール1(マーク状態)にしてお
き、有効データを伝送する時のみ、まず先頭に1ビット
スタートビットを挿入し、その後連続してデータを伝送
し、伝送後は再びオール1のデータにするという伝送方
式をとっている。
【0053】そこで、この連続データ検出器14は第1
のバッファ8の読み出しデータにオール1がnビット連
続することを検出すると、速度差検出器12からの進み
信号および遅れ信号を、その連続データの発生している
無効位置において読み出し制御器13に送るように制御
している。
のバッファ8の読み出しデータにオール1がnビット連
続することを検出すると、速度差検出器12からの進み
信号および遅れ信号を、その連続データの発生している
無効位置において読み出し制御器13に送るように制御
している。
【0054】これにより、図2および図3における1ビ
ットスリップ点を無効データ上にもってくることができ
、有効データの伝送に影響を与えないようにすることが
可能となる。
ットスリップ点を無効データ上にもってくることができ
、有効データの伝送に影響を与えないようにすることが
可能となる。
【0055】実施例4.
図5は請求項2に記載の発明の一実施例を示すブロック
図で、図1と同一の部分には同一符号を付して説明の重
複をさけている。
図で、図1と同一の部分には同一符号を付して説明の重
複をさけている。
【0056】この場合、速度差検出器12の出力する進
み信号と遅れ信号とはクロック再生器6に送られて、第
1のバッファ8および第2のバッファ11の書き込みク
ロックとして作用する再生クロックを制御している。従
って、この実施例では読み出し制御器13を備えておら
ず、第1のバッファ8の読み出しは一定速度で行われる
。
み信号と遅れ信号とはクロック再生器6に送られて、第
1のバッファ8および第2のバッファ11の書き込みク
ロックとして作用する再生クロックを制御している。従
って、この実施例では読み出し制御器13を備えておら
ず、第1のバッファ8の読み出しは一定速度で行われる
。
【0057】その動作は基本的には図1に示した実施例
と同様であるが、速度差検出器12は出力する進み信号
に書き込み中止の信号を出力して、クロック再生器6に
よる再生クロックの生成を1パルス停止する。一方、遅
れ信号にはダミーパルスを出力して、クロック再生器6
の生成する再生クロックにダミークロックを1パルス挿
入する。
と同様であるが、速度差検出器12は出力する進み信号
に書き込み中止の信号を出力して、クロック再生器6に
よる再生クロックの生成を1パルス停止する。一方、遅
れ信号にはダミーパルスを出力して、クロック再生器6
の生成する再生クロックにダミークロックを1パルス挿
入する。
【0058】これによって、書き込み速度が早い場合、
遅い場合のいずれにおいても、所定期間における第1の
バッファ8の書き込み数と読み出し数を一致させること
ができる。
遅い場合のいずれにおいても、所定期間における第1の
バッファ8の書き込み数と読み出し数を一致させること
ができる。
【0059】
【発明の効果】以上のように、請求項1に記載の発明に
よれば、同期データ出力クロックより発生した基準デー
タを、第2のバッファに再生クロックに従って書き込み
、それを同期データ出力クロックに従って読み出すこと
によって、書き込みと読み出しの速度差の検出を行い、
それに基づいて第1のバッファの読み出しクロックを制
御するように構成したので、本来のデータ速度のまま伝
送が行えてその伝送効率が低下することはなく、また、
安価な発振器を用つつ非同期データと同期データの速度
差を適応的に制御して、第1のバッファ用のFIFO形
式のメモリに比較的小容量のものを用いても、そのアン
ダーフロー、オーバーフローによる大幅なデータのスリ
ップが発生しにくく非同期データ同期伝送装置が得られ
る効果がある。
よれば、同期データ出力クロックより発生した基準デー
タを、第2のバッファに再生クロックに従って書き込み
、それを同期データ出力クロックに従って読み出すこと
によって、書き込みと読み出しの速度差の検出を行い、
それに基づいて第1のバッファの読み出しクロックを制
御するように構成したので、本来のデータ速度のまま伝
送が行えてその伝送効率が低下することはなく、また、
安価な発振器を用つつ非同期データと同期データの速度
差を適応的に制御して、第1のバッファ用のFIFO形
式のメモリに比較的小容量のものを用いても、そのアン
ダーフロー、オーバーフローによる大幅なデータのスリ
ップが発生しにくく非同期データ同期伝送装置が得られ
る効果がある。
【0060】また、請求項2に記載の発明によれば、同
期データ出力クロックより発生した基準データを、第2
のバッファに再生クロックに従って書き込み、それを同
期データ出力クロックに従って読み出すことによって、
書き込みと読み出しの速度差の検出を行い、それに基づ
いてクロック再生器にて再生される再生クロックを制御
するように構成したので、本来のデータ速度のまま伝送
が行えてその伝送効率が低下することはなく、また、安
価な発振器を用つつ非同期データと同期データの速度差
を適応的に制御して、第1のバッファ用のFIFO形式
のメモリに比較的小容量のものを用いても、そのアンダ
ーフロー、オーバーフローによる大幅なデータのスリッ
プが発生しにくい非同期データ同期伝送装置が得られる
効果がある。
期データ出力クロックより発生した基準データを、第2
のバッファに再生クロックに従って書き込み、それを同
期データ出力クロックに従って読み出すことによって、
書き込みと読み出しの速度差の検出を行い、それに基づ
いてクロック再生器にて再生される再生クロックを制御
するように構成したので、本来のデータ速度のまま伝送
が行えてその伝送効率が低下することはなく、また、安
価な発振器を用つつ非同期データと同期データの速度差
を適応的に制御して、第1のバッファ用のFIFO形式
のメモリに比較的小容量のものを用いても、そのアンダ
ーフロー、オーバーフローによる大幅なデータのスリッ
プが発生しにくい非同期データ同期伝送装置が得られる
効果がある。
【図1】請求項1に記載の発明の一実施例による非同期
データ同期伝送装置を示すブロック図である。
データ同期伝送装置を示すブロック図である。
【図2】書き込み速度が読み出し速度より早い場合の、
上記実施例の動作を説明するためのタイミング図である
。
上記実施例の動作を説明するためのタイミング図である
。
【図3】読み出し速度が書き込み速度より早い場合の、
上記実施例の動作を説明するためのタイミング図である
。
上記実施例の動作を説明するためのタイミング図である
。
【図4】請求項1に記載の発明の他の実施例を示すブロ
ック図である。
ック図である。
【図5】請求項2に記載の発明の一実施例を示すブロッ
ク図である。
ク図である。
【図6】FIFO形式のメモリを用いた従来の非同期デ
ータ同期伝送装置の原理的な構成を示すブロック図であ
る。
ータ同期伝送装置の原理的な構成を示すブロック図であ
る。
【図7】多点サンプリングによる従来の非同期データ同
期伝送装置の同期化手法を示すタイミング図である。
期伝送装置の同期化手法を示すタイミング図である。
6 クロック再生器
8 第1のバッファ
10 基準データ発生器
11 第2のバッファ
12 速度差検出器
13 読み出し制御器
Claims (2)
- 【請求項1】 データ端末より非同期で出力される通
信データより、当該通信データをサンプリングするため
の再生クロックを再生するクロック再生器と、この再生
クロックにてサンプリングされた前記通信データを蓄積
する、ファーストイン・ファーストアウト形式の第1の
バッファと、前記第1のバッファに蓄積された通信デー
タを同期化するための同期データ出力クロックより基準
データを発生する基準データ発生器と、前記基準データ
が前記再生クロックに従って書き込まれ、前記同期デー
タ出力クロックに従って読み出されるファーストイン・
ファーストアウト形式の第2のバッファと、前記第2の
バッファより読み出された比較データに基づいて書き込
みと読み出しの速度差を検出する速度差検出器と、前記
速度差検出器より出力される信号によって、前記第1の
バッファの読み出しクロックを制御する読み出し制御器
とを備えた非同期データ同期伝送装置。 - 【請求項2】 データ端末より非同期で出力される通
信データより、当該通信データをサンプリングするため
の再生クロックを再生するクロック再生器と、この再生
クロックにてサンプリングされた前記通信データを蓄積
する、ファーストイン・ファーストアウト形式の第1の
バッファと、前記第1のバッファに蓄積された通信デー
タを同期化するための同期データ出力クロックより基準
データを発生する基準データ発生器と、前記基準データ
が前記再生クロックに従って書き込まれ、前記同期デー
タ出力クロックに従って読み出されるファーストイン・
ファーストアウト形式の第2のバッファと、前記第2の
バッファより読み出された比較データに基づいて書き込
みと読み出しの速度差を検出し、前記クロック再生器の
再生する再生クロックを制御する速度差検出器とを備え
た非同期データ同期伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3061098A JPH04276935A (ja) | 1991-03-04 | 1991-03-04 | 非同期データ同期伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3061098A JPH04276935A (ja) | 1991-03-04 | 1991-03-04 | 非同期データ同期伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04276935A true JPH04276935A (ja) | 1992-10-02 |
Family
ID=13161270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3061098A Pending JPH04276935A (ja) | 1991-03-04 | 1991-03-04 | 非同期データ同期伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04276935A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002030079A1 (fr) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Reseau local en anneau et emetteur de donnees |
JP2008011173A (ja) * | 2006-06-29 | 2008-01-17 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
CN111274171A (zh) * | 2018-12-04 | 2020-06-12 | 珠海格力电器股份有限公司 | 一种数据传输装置及方法 |
-
1991
- 1991-03-04 JP JP3061098A patent/JPH04276935A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002030079A1 (fr) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Reseau local en anneau et emetteur de donnees |
US7133936B2 (en) | 2000-10-05 | 2006-11-07 | Matsushita Electric Industrial Co., Ltd. | Ring network and data transmitter |
JP2008011173A (ja) * | 2006-06-29 | 2008-01-17 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
CN111274171A (zh) * | 2018-12-04 | 2020-06-12 | 珠海格力电器股份有限公司 | 一种数据传输装置及方法 |
CN111274171B (zh) * | 2018-12-04 | 2022-02-11 | 珠海格力电器股份有限公司 | 一种数据传输装置及方法 |
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