JP2806683B2 - プレジオクロナス／ドップラーバッファ - Google Patents
プレジオクロナス／ドップラーバッファInfo
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- JP2806683B2 JP2806683B2 JP4074949A JP7494992A JP2806683B2 JP 2806683 B2 JP2806683 B2 JP 2806683B2 JP 4074949 A JP4074949 A JP 4074949A JP 7494992 A JP7494992 A JP 7494992A JP 2806683 B2 JP2806683 B2 JP 2806683B2
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- JP
- Japan
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- read
- timing signal
- write
- address
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- Radio Relay Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プレジオクロナス／ド
ップラーバッファに関し、特に国際通信回線におけるデ
ジタル回線多重化装置に使用されるプレジオクロナス／
ドップラーバッファの読出しデータラッチ部に関する。
ップラーバッファに関し、特に国際通信回線におけるデ
ジタル回線多重化装置に使用されるプレジオクロナス／
ドップラーバッファの読出しデータラッチ部に関する。
【０００２】
【従来の技術】プレジオクロナスバッファは、対向する
伝送装置がそれぞれ独立するクロック源で動作する場
合、２．０４８ＭＨｚの信号を伝送したとき、１０-11
のクロック精度で７０日間に一度（時間換算で０．１２
１ｍｓ）のスリップに抑えるものである（ＣＣＩＴＴ
ＲＥＣＯＭＭＥＮＤＡＴＩＯＮＳ Ｇ．８１１ １．
１．２ Ｌｏｎｇ−ｔｅｒｍ ｆｒｅｑｕｅｎｃｙ ｄ
ｅｐａｒｔｕｒｅ）。
伝送装置がそれぞれ独立するクロック源で動作する場
合、２．０４８ＭＨｚの信号を伝送したとき、１０-11
のクロック精度で７０日間に一度（時間換算で０．１２
１ｍｓ）のスリップに抑えるものである（ＣＣＩＴＴ
ＲＥＣＯＭＭＥＮＤＡＴＩＯＮＳ Ｇ．８１１ １．
１．２ Ｌｏｎｇ−ｔｅｒｍ ｆｒｅｑｕｅｎｃｙ ｄ
ｅｐａｒｔｕｒｅ）。
【０００３】また、ドップラーバッファは人工衛星を使
用した通信回線では衛星が１日に１回８の字運動をする
ために２．０４８ＭＨｚの伝送を行った場合、地上との
間に最大４．８ｍｓの時間差が生じるがそれを吸収する
ものである（ＢｒｉｔｉｓｈＴｅｒｅｃｏｍ Ｉｎｔｅ
ｒｎａ−ｔｉｏｎａｌ Ｔｅｃｈ−ｎｉｃａｌ Ｒｅｑ
ｕｉｒｅｍｅｎｔｓ ｆｏｒ Ｔｈｅ ｐｕｒｏｖｉｓ
ｉｏｎ ｏｆ ＤＣＭＥ Ｅｑｕｉｐｍｅｎｔ Ｓｐｅ
ｃｉｆｉｃａｔｉｏｎ Ｇ．８６８ ９．４．１ Ｂｕ
ｆｆｅｒ Ｃａｐａｃｉｔｙ）。
用した通信回線では衛星が１日に１回８の字運動をする
ために２．０４８ＭＨｚの伝送を行った場合、地上との
間に最大４．８ｍｓの時間差が生じるがそれを吸収する
ものである（ＢｒｉｔｉｓｈＴｅｒｅｃｏｍ Ｉｎｔｅ
ｒｎａ−ｔｉｏｎａｌ Ｔｅｃｈ−ｎｉｃａｌ Ｒｅｑ
ｕｉｒｅｍｅｎｔｓ ｆｏｒ Ｔｈｅ ｐｕｒｏｖｉｓ
ｉｏｎ ｏｆ ＤＣＭＥ Ｅｑｕｉｐｍｅｎｔ Ｓｐｅ
ｃｉｆｉｃａｔｉｏｎ Ｇ．８６８ ９．４．１ Ｂｕ
ｆｆｅｒ Ｃａｐａｃｉｔｙ）。
【０００４】プレジオクロナスバッファとドップラーバ
ッファの機能を兼ね備えた、従来のプレジオクロナス／
ドップラーバッファの動作について説明する。図３は、
プレジオクロナス／ドップラーバッファの一構成例を示
したブロック図、図４はタイミング図である。入力デー
タ信号１０１はシリアル／パラレル変換部１でメモリパ
ラレルデータ１１０に変換されメモリ２に書き込まれ
る。入力データ信号１０１の先頭に一致した書込みフレ
ームパルス１０３と入力データ信号１０１に同期してい
る書き込みクロック１０４とは書込みアドレスカウンタ
６に入力される。書き込みアドレスカウンタ６は書込み
アドレス１０９をアドレス選択部３、アドレス比較部７
および書込みタイミング信号発生部５へ出力する。書込
みタイミング信号発生部５はこの書込みアドレス１０９
と書込みクロック１０４とを入力し、書込み／読出し切
替信号１０８を出力すると同時にシリアル／パラレル変
換部１で必要なタイミング信号とを出力する。書込み／
読出し切替信号１０８はメモリ２とアドレス選択部３を
書込みモードに切替え、アドレス選択部３は書込みアド
レス１０９を入力しメモリ２に対しメモリパラレルデー
タ１１０の書込みを指示する。
ッファの機能を兼ね備えた、従来のプレジオクロナス／
ドップラーバッファの動作について説明する。図３は、
プレジオクロナス／ドップラーバッファの一構成例を示
したブロック図、図４はタイミング図である。入力デー
タ信号１０１はシリアル／パラレル変換部１でメモリパ
ラレルデータ１１０に変換されメモリ２に書き込まれ
る。入力データ信号１０１の先頭に一致した書込みフレ
ームパルス１０３と入力データ信号１０１に同期してい
る書き込みクロック１０４とは書込みアドレスカウンタ
６に入力される。書き込みアドレスカウンタ６は書込み
アドレス１０９をアドレス選択部３、アドレス比較部７
および書込みタイミング信号発生部５へ出力する。書込
みタイミング信号発生部５はこの書込みアドレス１０９
と書込みクロック１０４とを入力し、書込み／読出し切
替信号１０８を出力すると同時にシリアル／パラレル変
換部１で必要なタイミング信号とを出力する。書込み／
読出し切替信号１０８はメモリ２とアドレス選択部３を
書込みモードに切替え、アドレス選択部３は書込みアド
レス１０９を入力しメモリ２に対しメモリパラレルデー
タ１１０の書込みを指示する。
【０００５】メモリ２からのメモリパラレルデータ１１
０の読出しは、読出しフレームパルス１０５と読出しク
ロック１０６とを入力する読出しアドレスカウンタ９に
よって出力される読出しアドレス１１１で行われる。読
出されたメモリパラレルデータ１１０は、パラレル／シ
リアル変換部４においてタイミング信号１１４によりシ
リアルデータ１０２に変換され、出力データ信号１０２
として出力される。このタイミング信号１１４は読出し
タイミング信号発生部１０で生成された位相の異なる読
出しタイミング信号１１２，１１３の２つのタイミング
のうち、読出しタイミング信号選択部１１で選択された
出力から得られる。この読み出しタイミング信号１１４
の選択は以下のように行う。メモリ２の書込み／読出し
切替信号１０８は、書込みタミイング信号発生部６で生
成され書込みクロックに同期している。しかし、読出し
クロック１０６は、書込みクロック１０５と非同期であ
るため、書込みモード時に読出しタイミング信号１１４
が出力されることが発生する。
０の読出しは、読出しフレームパルス１０５と読出しク
ロック１０６とを入力する読出しアドレスカウンタ９に
よって出力される読出しアドレス１１１で行われる。読
出されたメモリパラレルデータ１１０は、パラレル／シ
リアル変換部４においてタイミング信号１１４によりシ
リアルデータ１０２に変換され、出力データ信号１０２
として出力される。このタイミング信号１１４は読出し
タイミング信号発生部１０で生成された位相の異なる読
出しタイミング信号１１２，１１３の２つのタイミング
のうち、読出しタイミング信号選択部１１で選択された
出力から得られる。この読み出しタイミング信号１１４
の選択は以下のように行う。メモリ２の書込み／読出し
切替信号１０８は、書込みタミイング信号発生部６で生
成され書込みクロックに同期している。しかし、読出し
クロック１０６は、書込みクロック１０５と非同期であ
るため、書込みモード時に読出しタイミング信号１１４
が出力されることが発生する。
【０００６】そこで、タイミング信号比較部１２では書
込みタイミング信号発生部１０の書込み／読出し切替信
号１０８と、読出しタイミング信号発生部１０で生成さ
れた読出しタイミング信号１１２，１１３の２つのタイ
ミングを常時比較し、読出しタイミング信号選択部１１
に対し書込みモードと重ならない位相のタイミングを選
択する制御を行う。
込みタイミング信号発生部１０の書込み／読出し切替信
号１０８と、読出しタイミング信号発生部１０で生成さ
れた読出しタイミング信号１１２，１１３の２つのタイ
ミングを常時比較し、読出しタイミング信号選択部１１
に対し書込みモードと重ならない位相のタイミングを選
択する制御を行う。
【０００７】アドレス比較部７では、書込みアドレスと
読出しアドレスとを比較し両者がアドレス０００Ｈで接
近した際、アドレスロード信号発生部８にロード信号を
送る。アドレスロード信号発生部８では、メモリ２の容
量の半分に相当するアドレスを読出しアドレスカウンタ
９にロードする。アドレスロード信号発生部８はまた、
プレジオクロナス／ドップラーバッファの動作初期設定
を与えるバッファセンタリング信号１０７によって書き
込みアドレスにメモリ２の容量の半分に相当するアドレ
スを加えた値のアドレスを読出しアドレスカウンタ９に
ロードしバッファセンタリングを行う。
読出しアドレスとを比較し両者がアドレス０００Ｈで接
近した際、アドレスロード信号発生部８にロード信号を
送る。アドレスロード信号発生部８では、メモリ２の容
量の半分に相当するアドレスを読出しアドレスカウンタ
９にロードする。アドレスロード信号発生部８はまた、
プレジオクロナス／ドップラーバッファの動作初期設定
を与えるバッファセンタリング信号１０７によって書き
込みアドレスにメモリ２の容量の半分に相当するアドレ
スを加えた値のアドレスを読出しアドレスカウンタ９に
ロードしバッファセンタリングを行う。
【０００８】
【発明が解決しようとする課題】従来のプレジオクロナ
ス／ドップラーバッファのメモリへの書込みと読出しの
タイミング関係を図４に示す。この図で、書込みアドレ
ス１０９と書込み／読出し切替信号１０８は書込みクロ
ック１０４に同期し、図のような位相関係にある。また
読出しアドレス１１１と読出しタイミング信号１１２，
１１３及び読出しタイミング信号１１４は読出しクロッ
ク１０６に同期し、図の位相関係にある。
ス／ドップラーバッファのメモリへの書込みと読出しの
タイミング関係を図４に示す。この図で、書込みアドレ
ス１０９と書込み／読出し切替信号１０８は書込みクロ
ック１０４に同期し、図のような位相関係にある。また
読出しアドレス１１１と読出しタイミング信号１１２，
１１３及び読出しタイミング信号１１４は読出しクロッ
ク１０６に同期し、図の位相関係にある。
【０００９】書込みクロック１０４と読出しクロック１
０６との間に位相差が生じ読出しタイミング信号１１３
と書込み／読出し切替信号１０８の書込みモードが接
し、読出しタイミング信号１１２に切り替わる。しか
し、切り替わった後読出しアドレス１１１がｂの範囲内
に読出しタイミング信号１１２は存在せず、読出しタイ
ミング信号１１４は出力されない。このため読出しアド
レス１１１がｂのときのメモリパラレルデータ１１０は
欠落し出力データ信号１０２にデータエラーが発生する
問題があった。
０６との間に位相差が生じ読出しタイミング信号１１３
と書込み／読出し切替信号１０８の書込みモードが接
し、読出しタイミング信号１１２に切り替わる。しか
し、切り替わった後読出しアドレス１１１がｂの範囲内
に読出しタイミング信号１１２は存在せず、読出しタイ
ミング信号１１４は出力されない。このため読出しアド
レス１１１がｂのときのメモリパラレルデータ１１０は
欠落し出力データ信号１０２にデータエラーが発生する
問題があった。
【００１０】
【課題を解決するための手段】本発明のプレジオクロナ
ス／ドップラーバッファは、外部からの入力シリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換部と、前記パラレルデータを蓄積するメモリと、前記
入力シリアルデータに付属する書込みフレームパルスと
書込みクロックとを入力し前記メモリへのデータ書込み
をアドレスを生成する書込みアドレスカウンタと、前記
書込みクロックと前記書込みアドレスとを入力し前記シ
リアル／パラレル変換部に書込みタイミング信号を供給
する書込みタイミング信号発生部と外部からの読出しフ
レームパルスと読出しクロックとを入力し前記メモリの
データ読出しアドレスを生成する読出しアドレスカウン
タと、メモリから読み出したパラレルデータをシリアル
データに変換し外部へ出力するパラレル／シリアル変換
部と、前記読出しクロックと前記読出しアドレスとを入
力し前記パラレル／シリアル変換部に読出しタイミング
信号を供給する読出しタイミング信号発生部とを備える
プレシオクロナス／ドップラーバッファにおいて、前記
読出しタイミング発生部の出力する前記読出しタイミン
グ信号を入力しこの読出しタイミング信号を８ビット遅
らせて読出しタイミング信号と前記読出しタイミング信
号との論理和をとり前記読出しタイミング信号の代りに
前記パラレル／シリアル変換部へ供給する読出しタイミ
ングシフト部を備えている。
ス／ドップラーバッファは、外部からの入力シリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換部と、前記パラレルデータを蓄積するメモリと、前記
入力シリアルデータに付属する書込みフレームパルスと
書込みクロックとを入力し前記メモリへのデータ書込み
をアドレスを生成する書込みアドレスカウンタと、前記
書込みクロックと前記書込みアドレスとを入力し前記シ
リアル／パラレル変換部に書込みタイミング信号を供給
する書込みタイミング信号発生部と外部からの読出しフ
レームパルスと読出しクロックとを入力し前記メモリの
データ読出しアドレスを生成する読出しアドレスカウン
タと、メモリから読み出したパラレルデータをシリアル
データに変換し外部へ出力するパラレル／シリアル変換
部と、前記読出しクロックと前記読出しアドレスとを入
力し前記パラレル／シリアル変換部に読出しタイミング
信号を供給する読出しタイミング信号発生部とを備える
プレシオクロナス／ドップラーバッファにおいて、前記
読出しタイミング発生部の出力する前記読出しタイミン
グ信号を入力しこの読出しタイミング信号を８ビット遅
らせて読出しタイミング信号と前記読出しタイミング信
号との論理和をとり前記読出しタイミング信号の代りに
前記パラレル／シリアル変換部へ供給する読出しタイミ
ングシフト部を備えている。
【００１１】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のブロック図を示す。また
図２はタイミング図である。図１において入力データ信
号１０１はシリアル／パラレル変換部１でメモリパラレ
ルデータ１１０に変換されメモリ２に書き込まれる。入
力データ信号１０１の先頭に一致した書込みフレームパ
ルス１０３と入力データ信号１０１に同期している書き
込みクロック１０４とは書込みアドレスカウンタに入力
される。書き込みアドレスカウンタ６は書込みアドレス
１０９をアドレス選択部３、アドレス比較部７および書
込みタイミング信号発生部５へ出力する。書込みタイミ
ング信号発生部５はこの書込みアドレス１０９と書込み
クロック１０４とを入力し、書込み／読出し切替信号１
０８を出力すると同時にシリアル／パラレル変換部１で
必要なタイミング信号とを出力する。書込み／読出し切
替信号１０８はメモリ２と、アドレス選択部３を書込み
モードに切替え、アドレス選択部３は書込みアドレス１
０９を入力しメモリ２に対しメモリパラレルデータ１１
０の書込みを指示する。
て説明する。図１は本実施例のブロック図を示す。また
図２はタイミング図である。図１において入力データ信
号１０１はシリアル／パラレル変換部１でメモリパラレ
ルデータ１１０に変換されメモリ２に書き込まれる。入
力データ信号１０１の先頭に一致した書込みフレームパ
ルス１０３と入力データ信号１０１に同期している書き
込みクロック１０４とは書込みアドレスカウンタに入力
される。書き込みアドレスカウンタ６は書込みアドレス
１０９をアドレス選択部３、アドレス比較部７および書
込みタイミング信号発生部５へ出力する。書込みタイミ
ング信号発生部５はこの書込みアドレス１０９と書込み
クロック１０４とを入力し、書込み／読出し切替信号１
０８を出力すると同時にシリアル／パラレル変換部１で
必要なタイミング信号とを出力する。書込み／読出し切
替信号１０８はメモリ２と、アドレス選択部３を書込み
モードに切替え、アドレス選択部３は書込みアドレス１
０９を入力しメモリ２に対しメモリパラレルデータ１１
０の書込みを指示する。
【００１２】メモリ２からのメモリパラレルデータ１１
０の読出しは、読出しフレームパルス１０５と読出しク
ロック１０６とを入力する読出しアドレスカウンタ９に
よって出力される読出しアドレス１１１で行われる。読
出されたメモリパラレルデータ１１０は、パラレル／シ
リアル変換部４においてタイミング信号１１５によりシ
リアルデータ１０２に変換され、出力データ信号１０６
として出力される。このタイミング信号１１５は読出し
タイミング信号発生部１０で生成された位相の異なる読
出しタイミング信号１１２，１１３の２つのタイミング
のうち、読出しタイミング信号選択部１１で選択された
タイミング信号１１４を、読出しタイミングシフト回路
１３でこのタイミング信号１１４と８ビットの遅れをと
ったタイミング信号１１４との論理和をとった出力信号
から得られる。この読出しタイミング信号１１４の選択
は以下のように行う。メモリ２の書込み／読出し切替信
号１０８は、書込みタイミング信号発生部６で生成され
書込みクロックに同期している。しかし、読出しクロッ
ク１０６は、書込みクロック１０５と非同期であるた
め、書込みモード時に読出しタイミング信号１１４が出
力されることが発生する。
０の読出しは、読出しフレームパルス１０５と読出しク
ロック１０６とを入力する読出しアドレスカウンタ９に
よって出力される読出しアドレス１１１で行われる。読
出されたメモリパラレルデータ１１０は、パラレル／シ
リアル変換部４においてタイミング信号１１５によりシ
リアルデータ１０２に変換され、出力データ信号１０６
として出力される。このタイミング信号１１５は読出し
タイミング信号発生部１０で生成された位相の異なる読
出しタイミング信号１１２，１１３の２つのタイミング
のうち、読出しタイミング信号選択部１１で選択された
タイミング信号１１４を、読出しタイミングシフト回路
１３でこのタイミング信号１１４と８ビットの遅れをと
ったタイミング信号１１４との論理和をとった出力信号
から得られる。この読出しタイミング信号１１４の選択
は以下のように行う。メモリ２の書込み／読出し切替信
号１０８は、書込みタイミング信号発生部６で生成され
書込みクロックに同期している。しかし、読出しクロッ
ク１０６は、書込みクロック１０５と非同期であるた
め、書込みモード時に読出しタイミング信号１１４が出
力されることが発生する。
【００１３】そこで、タイミング信号比較部１２では書
込みタイミング信号発生部１０の書込み／読出し切替信
号１０８と、読出しタイミング信号発生部１０で生成さ
れた読出しタイミング信号１１２，１１３の２つのタイ
ミングを常時比較し、読出しタイミング信号選択部１１
に対し書込みモードと重ならない位相のタイミングを選
択する制御を行う。読出しタイミングシフト回路１３
で、読出しタイミング信号選択部１１で選択された信号
と、８ビットシフトした信号との論理和をとり、読出し
タイミング信号１１５とする。
込みタイミング信号発生部１０の書込み／読出し切替信
号１０８と、読出しタイミング信号発生部１０で生成さ
れた読出しタイミング信号１１２，１１３の２つのタイ
ミングを常時比較し、読出しタイミング信号選択部１１
に対し書込みモードと重ならない位相のタイミングを選
択する制御を行う。読出しタイミングシフト回路１３
で、読出しタイミング信号選択部１１で選択された信号
と、８ビットシフトした信号との論理和をとり、読出し
タイミング信号１１５とする。
【００１４】アドレス比較部７では、書込みアドレスと
読出しアドレスとを比較し両者がアドレス０００Ｈで接
近した際、アドレスロード信号発生部８にロード信号を
送る。アドレスロード信号発生部８では、メモリ２の容
量の半分に相当するアドレスを読出しアドレスカウンタ
９にロードする。アドレスロード信号発生部８はまた、
プレジオクロナス／ドップラーバッファの動作初期設定
を与えるバッファセンタリング信号１０７によって書き
込みアドレスにメモリ２の容量の半分に相当するアドレ
スを加えた値のアドレスを読出しアドレスカウンタ９に
ロードしバッファセンタンリングを行う。
読出しアドレスとを比較し両者がアドレス０００Ｈで接
近した際、アドレスロード信号発生部８にロード信号を
送る。アドレスロード信号発生部８では、メモリ２の容
量の半分に相当するアドレスを読出しアドレスカウンタ
９にロードする。アドレスロード信号発生部８はまた、
プレジオクロナス／ドップラーバッファの動作初期設定
を与えるバッファセンタリング信号１０７によって書き
込みアドレスにメモリ２の容量の半分に相当するアドレ
スを加えた値のアドレスを読出しアドレスカウンタ９に
ロードしバッファセンタンリングを行う。
【００１５】以上説明した動作のタイミングを図２に示
すが、この中で書込みクロック１０４と、読出しクロッ
ク１０６との間に位相差が生じ読出しタイミング信号１
１３と書込み／読出し切替信号１０８の書込みモードが
接した場合、○にＰ点で示した箇所において、読出しタ
イミング信号１１３から読出しタイミング信号１１２に
切り替わる。しかし、切り替わった後読出しアドレス１
１１がｂの範囲内に読出しタイミング信号１１２は存在
せず、読出しタイミング信号１１４は出力されない。し
かしパラレル／シリアル変換部４へ供給する読出しタイ
ミング信号１１５は読出しタイミングシフト回路１３に
より前のタイミング信号より８ビット遅れたタミング信
号が発生するのでこのタイミング信号の欠落を補充す
る。このため出力データ信号１０２にデータエラーが発
生することがない。このため読出しアドレス１１１がｂ
のときのメモリパラレルデータ１１０は欠落し出力デー
タ信号１０２にデータエラーが発生する問題があった。
すが、この中で書込みクロック１０４と、読出しクロッ
ク１０６との間に位相差が生じ読出しタイミング信号１
１３と書込み／読出し切替信号１０８の書込みモードが
接した場合、○にＰ点で示した箇所において、読出しタ
イミング信号１１３から読出しタイミング信号１１２に
切り替わる。しかし、切り替わった後読出しアドレス１
１１がｂの範囲内に読出しタイミング信号１１２は存在
せず、読出しタイミング信号１１４は出力されない。し
かしパラレル／シリアル変換部４へ供給する読出しタイ
ミング信号１１５は読出しタイミングシフト回路１３に
より前のタイミング信号より８ビット遅れたタミング信
号が発生するのでこのタイミング信号の欠落を補充す
る。このため出力データ信号１０２にデータエラーが発
生することがない。このため読出しアドレス１１１がｂ
のときのメモリパラレルデータ１１０は欠落し出力デー
タ信号１０２にデータエラーが発生する問題があった。
【００１６】
【発明の効果】以上説明したように本発明は、読出しタ
イミングシフト回路を用いることにより、２つの異なる
位相を持つ読出しタイミング信号を切り替える際に、読
出しタミング信号が欠落しても、一つ前の読出しタイミ
ング信号から再生することができ、出力信号中にデータ
エラーが発生することを防ぐ効果がある。
イミングシフト回路を用いることにより、２つの異なる
位相を持つ読出しタイミング信号を切り替える際に、読
出しタミング信号が欠落しても、一つ前の読出しタイミ
ング信号から再生することができ、出力信号中にデータ
エラーが発生することを防ぐ効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１における各信号のタイミング図である。
【図３】従来の一例のブロック図である。
【図４】図３における各信号のタイミング図である。
１ シリアル／パラレル変換部 ２ メモリ ３ アドレス選択部 ４ パラレル／シリアル変換部 ５ 書込みタイミング信号発生部 ６ 書込みアドレスカウンタ ７ アドレス比較部 ８ アドレスロード信号発生部 ９ 読出しアドレスカウンタ １０ 読出しタイミング信号発生部 １１ 読出しタイミング信号選択部 １２ タイミング信号比較部 １３ 読出しタイミングシフト回路 １０１ 入力データ信号 １０２ 出力データ信号 １０３ 書き込みフレームパルス １０４ 書込みクロック １０５ 読出しフレームパルス １０６ 読出しクロック １０７ バッファセンタリング信号 １０８ 書込み読出し切替信号 １１０ メモリパラレルデータ １１１ 読出しアドレス １１２ 読出しタイミング信号 １１３ 読出しタイミング信号 １１４ 読出しタイミング信号 １１５ 読出しタイミング信号
フロントページの続き (56)参考文献 特開 平１−143424（ＪＰ，Ａ) 特開 平４−288747（ＪＰ，Ａ) 特開 平２−39798（ＪＰ，Ａ) 特開 平１−175324（ＪＰ，Ａ) 特開 昭62−48818（ＪＰ，Ａ) 特開 昭62−120737（ＪＰ，Ａ) 特開 昭61−50435（ＪＰ，Ａ) 特開 平５−199211（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04B 7/212
Claims (1)
- 【請求項１】 外部からの入力シリアルデータをパラレ
ルデータに変換するシリアル／パラレル変換部と、前記
パラレルデータを蓄積するメモリと、前記入力シリアル
データに付属する書込みフレームパルスと書込みクロッ
クとを入力し前記メモリへのデータ書込みアドレスを生
成する書込みアドレスカウンタと、前記書込みクロック
と前記書込みアドレスとを入力し前記シリアル／パラレ
ル変換部に書込みタイミング信号を供給する書込みタイ
ミング信号発生部と、外部からの読出しフレームパルス
と読出しクロックとを入力し前記メモリのデータ読出し
アドレスを生成する読出しアドレスカウンタと、メモリ
から読み出したパラレルデータをシリアルデータに変換
し外部へ出力するパラレル／シリアル変換部と、前記読
出しクロックと前記読出しアドレスとを入力し前記パラ
レル／シリアル変換部に読出しタイミング信号を供給す
る読出しタイミング信号発生部とを備えるプレシオクロ
ナス／ドップラーバッファにおいて、前記読出しタイミ
ング発生部の出力する前記読出しタイミング信号を入力
しこの読出しタイミング信号を８ビット遅らせた読出し
タイミング信号と前記読出しタイミング信号との論理和
をとり前記読出しタイミング信号の代りに前記パラレル
／シリアル変換部へ供給する読出しタイミングシフト部
を備えることを特徴とするプレジオクロナス／ドップラ
ーバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074949A JP2806683B2 (ja) | 1992-03-31 | 1992-03-31 | プレジオクロナス／ドップラーバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074949A JP2806683B2 (ja) | 1992-03-31 | 1992-03-31 | プレジオクロナス／ドップラーバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05284073A JPH05284073A (ja) | 1993-10-29 |
| JP2806683B2 true JP2806683B2 (ja) | 1998-09-30 |
Family
ID=13562094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074949A Expired - Fee Related JP2806683B2 (ja) | 1992-03-31 | 1992-03-31 | プレジオクロナス／ドップラーバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806683B2 (ja) |
-
1992
- 1992-03-31 JP JP4074949A patent/JP2806683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05284073A (ja) | 1993-10-29 |
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