JPH07244575A - 速度変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力データを異なる速度を有する２つの出力
データに変換する速度変換回路に関し、速度変換回路の
価格を低廉化することを目的とする。 【構成】 入力データを第１の速度を有する第１の出力
データおよび第２の速度を有する第２の出力データに変
換する速度変換回路であって、前記入力データを記憶す
る記憶手段１０と、前記第１の出力データを読み出す信
号を作成する第１の読み出し信号作成手段６０と、前記
第２の出力データを読み出す信号を作成する第２の読み
出し信号作成手段７０と、前記第１および第２の読み出
し信号作成手段６０，７０の出力を選択して、前記記憶
手段１０に供給する選択手段８０，９０とを具備するよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、速度変換回路に関し、
特に、入力データを異なる速度を有する２つの出力デー
タに変換する速度変換回路に関する。近年、例えば、Ｉ
ＳＤＮ（Integrated Service Digital Network) の実用
化に伴って、入力データを異なる速度を有する２つの出
力データに変換する速度変換回路が提供されている。と
ころで、異なる２種類の周波数へ速度変換を行う場合に
は、第１ステップとして、２種類の周波数のクロックの
内、１つの周波数のクロックへの速度変換を行い、さら
に、この速度変換された信号を第２ステップとして、も
う１つの周波数のクロックへの速度変換を行う、という
２段階のステップを踏むようになっている。そして、速
度変換を記憶手段を用いて行う場合には、各ステップに
おいてそれぞれ記憶手段が必要となるため、２つの記憶
手段を設けなければならない。そこで、１つの記憶手段
により２種類の周波数へ速度変換を行うことのできる速
度変換回路の提供が要望されている。

【０００２】

【従来の技術】図１０は従来の速度変換回路の一例を示
すブロック図である。同図において、参照符号200,210
は記憶手段、220,230,240 は制御信号作成手段、そし
て、250,260 はリタイミング手段を示している。従来、
或る周波数（クロック１）に同期した入力データ１を、
それとは異なる２つの周波数（クロック２，クロック
３）に速度変換する場合、次のようにして行っていた。

【０００３】まず、図１０に示されるように、第１ステ
ップとして、入力データ１を記憶手段200 に制御信号作
成手段220 からの制御信号に従って書き込む。次に、ク
ロック２に同期して動作する制御信号作成手段230 から
の制御信号によって、記憶手段200 から読み出された信
号をリタイミング手段250 でリタイミングすることによ
り、クロック２に同期した出力データ２を得る。

【０００４】さらに、第２ステップとして、出力データ
２を制御信号作成手段230 からの制御信号に従って、記
憶手段210 に書き込む。次に、クロック３に同期して動
作する制御信号作成手段240 からの制御信号によって、
記憶手段210 から読み出された信号をリタイミング手段
260 でリタイミングすることにより、クロック３に同期
した出力データ３を得る。

【０００５】

【発明が解決しようとする課題】従来、図１０を参照し
て説明したように、入力データを異なる速度を有する２
つの出力データに変換する速度変換回路においては、２
つの記憶手段200,210 が必要とされており、さらに、制
御信号作成手段230 は書き込み用の制御信号および読み
出し用の制御信号の２種類の制御信号を作成する必要が
あった。その結果、記憶手段の容量が増大すると共に、
制御信号作成手段の回路規模が大きくなって、速度変換
回路を低価格で提供することが困難となっていた。

【０００６】本発明は、上述した従来の速度変換回路が
有する課題に鑑み、入力データを異なる速度を有する２
つの出力データに変換する速度変換回路を１つの記憶手
段により構成して速度変換回路の価格を低廉化すること
を目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、入力デ
ータを第１の速度を有する第１の出力データおよび第２
の速度を有する第２の出力データに変換する速度変換回
路であって、前記入力データを記憶する記憶手段１０
と、前記第１の出力データを読み出す信号を作成する第
１の読み出し信号作成手段６０と、前記第２の出力デー
タを読み出す信号を作成する第２の読み出し信号作成手
段７０と、前記第１および第２の読み出し信号作成手段
６０，７０の出力を選択して、前記記憶手段１０に供給
する選択手段８０，９０とを具備する速度変換回路が提
供される。

【０００８】選択手段は、第１および第２の読み出し信
号作成手段６０，７０からの読み出しアドレス信号を選
択するアドレス信号選択手段８０と、第１および第２の
読み出し信号作成手段６０，７０からの読み出し活性化
信号を選択する活性化信号選択手段９０とを具備するよ
うに構成してもよい。速度変換回路は、さらに、入力デ
ータを記憶手段１０に書き込む信号を作成する書き込み
信号作成手段５０を具備してもよい。速度変換回路は、
入力データにおけるフォーマットを変換した第１の出力
データおよび第２の出力データを出力するように構成し
てもよい。速度変換回路は、異なるクロックタイミング
を持つ３つの同期網間に適用するように構成してもよ
い。

【０００９】速度変換回路は、さらに、入力データを並
列信号に変換するシフトレジスタ回路２０と、第１の読
み出し信号作成手段６０からの制御信号により、記憶手
段１０から読み出された並列信号をシリアル信号に変換
する第１のシリアル／パラレル変換回路３０と、第２の
読み出し信号作成手段７０からの制御信号により、記憶
手段１０から読み出された並列信号をシリアル信号に変
換する第２のシリアル／パラレル変換回路４０を具備す
るように構成してもよい。

【００１０】速度変換回路は、さらに、記憶手段１０の
書き込み側の信号と読み出し側の信号の位相比較を行う
第１の位相比較手段１００を具備してもよい。速度変換
回路は、さらに、第１の読み出し信号作成手段６０と第
２の読み出し信号作成手段７０との位相比較を行う第２
の位相比較手段１１０を具備してもよい。速度変換回路
は、第１の位相比較手段１００における書き込み位相と
読み出し位相との位相比較において、電源立ち上げ後最
初の位相比較を行わずに、第１の読み出し信号作成手段
６０を初期化するように構成してもよい。

【００１１】

【作用】本発明の速度変換回路によれば、記憶手段１０
で入力データを記憶し、選択手段８０，９０により選択
された第１の読み出し信号作成手段６０または第２の読
み出し信号作成手段７０により、第１の速度を有する第
１の出力データまたは第２の速度を有する第２の出力デ
ータを出力するようになっている。すなわち、選択手段
８０，９０により、第１の読み出し信号作成手段６０か
らの信号（読み出しアドレス信号および読み出し活性化
信号）を選択して記憶手段１０に供給することによっ
て、第１の速度を有する第１の出力データを出力させ
る。また、選択手段８０，９０により、第２の読み出し
信号作成手段７０からの信号（読み出しアドレス信号お
よび読み出し活性化信号）を選択して記憶手段１０に供
給することによって、第２の速度を有する第２の出力デ
ータを出力させる。

【００１２】このように、本発明の速度変換回路によれ
ば、１つの記憶手段１０により速度の異なる２つの出力
データを得ることができ、入力データを異なる速度を有
する２つの出力データに変換する速度変換回路の価格を
低廉化することができる。

【００１３】

【実施例】以下、図面を参照して本発明に係る速度変換
回路の実施例を説明する。図１は本発明に係る速度変換
回路の一実施例を示すブロック図である。同図におい
て、参照符号１０は記憶手段、２０はシフトレジスタ回
路、３０，４０はパラレル／シリアル変換回路、５０，
６０，７０は制御信号作成手段、８０，９０は選択手
段、そして、100,110 は位相比較手段を示している。こ
こで、図１は、例えば、加入者線終端装置を示し、具体
的に、クロック１は加入者線受信クロックで、周波数は
６.312ＭHz、クロック２は装置内クロックで、周波数は
６.312ＭHz、そして、クロック３は装置内クロックで、
周波数は１.544ＭHzである。

【００１４】記憶手段１０は、例えば、デュアルポート
ＲＡＭ等のリード／ライトが独立に行われるようになっ
ており、また、シフトレジスタ回路２０は、入力データ
１をｎビットの並列信号（例えば、８ビットの並列デー
タ信号）に変換するために使用される。パラレル／シリ
アル変換回路（第１のシリアル／パラレル変換回路）３
０は、制御信号作成手段（第１の読み出し信号作成手
段）６０からの読み出し制御信号によって、記憶手段１
０から読み出されるｎビットの並列信号を出力データ２
のフォーマットに変換するために使用され、また、パラ
レル／シリアル変換回路（第２のシリアル／パラレル変
換回路）４０は、制御信号作成手段（第２の読み出し信
号作成手段）７０からの読み出し制御信号によって、記
憶手段１０から読み出されるｎビットの並列信号を出力
データ３のフォーマットに変換するために使用される。
ここで、制御信号作成手段６０は、例えば、７８９ビッ
トのカウンタで構成されて自走するようになっており、
また、制御信号作成手段７０は、例えば、１９３ビット
のカウンタで構成されて自走するようになっている。さ
らに、シフトレジスタ回路２０は、例えば、８ビットの
シフトレジスタとして構成され、また、パラレル／シリ
アル変換回路３０，４０は、例えば、ロード信号に同期
した８ビットのパラレル／シリアルシフトレジスタとし
て構成されている。尚、具体例として、入力データ１お
よび出力データ２のフォーマットを図２(a) に示し、ま
た、出力データ３のフォーマットを図２(b) に示す。

【００１５】制御信号作成手段（書き込み信号作成手
段）５０は、記憶手段１０の書き込み制御信号を作成す
るもので、クロック１に同期して動作するようになって
いる。ここで、制御信号作成手段５０は、例えば、７８
９ビットのカウンタから構成され、外部フレームパルス
により初期化される。制御信号作成手段（第１の読み出
し信号作成手段）６０は、記憶手段１０から出力データ
２を読み出すための読み出し制御信号を作成するもの
で、クロック２に同期して動作するようになっており、
また、制御信号作成手段（第２の読み出し信号作成手
段）７０は、記憶手段１０から出力データ３を読み出す
ための読み出し制御信号を作成するもので、クロック３
に同期して動作するようになっている。

【００１６】選択手段（アドレス信号選択手段）８０
は、制御信号作成手段６０および制御信号作成手段７０
から出力されたアドレス制御信号を選択して記憶手段１
０に供給するためのものであり、また、選択手段（活性
化信号選択手段）９０は、制御信号作成手段６０および
制御信号作成手段７０から出力される読み出し活性化信
号（リード・イネーブル信号）を選択して記憶手段１０
に供給するためのものである。

【００１７】位相比較手段（第１の位相比較手段)100
は、制御信号作成手段５０で作成される書き込み位相
と、制御信号作成手段６０で作成される読み出し位相と
の位相比較を行うためのものであり、また、位相比較手
段（第２の位相比較手段)110は、制御信号作成手段６０
で作成される読み出し位相と、制御信号作成手段７０で
作成される読み出し位相との位相比較を行うためのもの
である。

【００１８】本実施例の速度変換回路は、入力データを
シフトレジスタ回路２０でｎビット（例えば、８ビッ
ト）の並列信号に変換することにより、記憶手段１０へ
の書き込みを離散的に行う。さらに、制御信号作成手段
６０からの読み出し制御信号および制御信号作成手段７
０からの読み出し制御信号を選択手段８０，９０で切り
換えることにより、記憶手段１０から２つの異なる周波
数のデータをそれぞれの周波数で離散的に（バースト的
に）読み出す。そして、読み出されたｎビットの並列信
号をパラレル／シリアル変換回路３０，４０で所望のフ
ォーマットに変換するようになっている。

【００１９】このように、本実施例の速度変換回路は、
記憶手段への書き込み／読み出しをバースト的に行うこ
とによって、記憶手段の１つの出力端子から異なる周波
数の信号を取り出している。これにより、１つの記憶手
段を使用するだけで、或る周波数で入力された信号を２
つの異なる周波数の信号に速度変換を行うことができる
ようになっている。

【００２０】図２は本発明の速度変換回路に使用する入
出力データのフォーマットの一例を示す図であり、同図
(a) は入力データ１および出力データ２のフォーマット
を示し、また、同図(b) は出力データ３のフォーマット
を示している。図３は本発明の速度変換回路における書
き込み側の動作の一例を示すタイムチャートであり、記
憶手段（デュアルポートＲＡＭ）１０の書き込み側のイ
ンタフェースを示すものである。

【００２１】図１および図３を参照して、記憶手段１０
には、信号Ｓ３が低レベル“０”のとき、信号Ｓ２のア
ドレスに従って、信号Ｓ１のデータが書き込まれる。こ
こで、記憶手段１０に対する書き込み処理は、ほぼ２４
ビット周期でバースト的に行われる。図４は本発明の速
度変換回路における読み出し側(6.3MHz:正確には、6.31
2MHz) の動作の一例を示すタイムチャートであり、記憶
手段１０のクロック２に同期した読み出し側のインタフ
ェースを示すものである。

【００２２】クロック２に同期した読み出し制御信号
は、制御信号作成手段６０からの信号（選択制御信号）
Ｓ８が高レベル“１”のとき、選択手段８０は信号Ｓ４
を選択して記憶手段１０へ信号（読み出しアドレス信
号）Ｓ９として供給し、また、選択手段９０は信号Ｓ５
を選択して記憶手段１０へ信号（読み出し活性化信号：
リード・イネーブル信号）Ｓ１０として供給する。ここ
では、選択制御信号Ｓ８が高レベル“１”の場合につい
て説明する。

【００２３】すなわち、選択制御信号Ｓ８が高レベル
“１”のとき、制御信号作成手段（第１の読み出し信号
作成手段）６０からの読み出しアドレス信号Ｓ４および
読み出し活性化信号Ｓ５が選択されて、記憶手段１０に
供給される。これにより、記憶手段１０からは、読み出
し活性化信号Ｓ５（Ｓ１０）が低レベル“０”のときの
読み出しアドレス信号Ｓ４（Ｓ９）に対応したアドレス
のデータ（例えば、８ビットの並列信号）Ｓ１１が読み
出される。この読み出された８ビットの並列信号Ｓ１１
は、制御信号作成手段６０からの信号Ｓ１２に同期して
パラレル／シリアル変換回路３０によりシリアル変換さ
れ、出力データ２が出力されることになる。

【００２４】図５は本発明の速度変換回路における読み
出し側(1.5MHz:正確には、1.544MHz) の動作の一例を示
すタイムチャートであり、記憶手段１０のクロック３に
同期した読み出し側のインタフェースを示すものであ
る。クロック３に同期した読み出し制御信号は、制御信
号作成手段６０からの信号（選択制御信号）Ｓ８が低レ
ベル“０”のとき、選択手段８０は信号Ｓ６を選択して
記憶手段１０へ信号（読み出しアドレス信号）Ｓ９とし
て供給し、また、選択手段９０は信号Ｓ７を選択して記
憶手段１０へ信号（読み出し活性化信号：リード・イネ
ーブル信号）Ｓ１０として供給する。ここでは、選択制
御信号Ｓ８が低レベル“０”の場合について説明する。

【００２５】すなわち、選択制御信号Ｓ８が低レベル
“０”のとき、制御信号作成手段（第２の読み出し信号
作成手段）７０からの読み出しアドレス信号Ｓ６および
読み出し活性化信号Ｓ７が選択されて、記憶手段１０に
供給される。これにより、記憶手段１０からは、読み出
し活性化信号Ｓ７（Ｓ１０）が低レベル“０”のときの
読み出しアドレス信号Ｓ６（Ｓ９）に対応したアドレス
のデータ（例えば、８ビットの並列信号）Ｓ１１が読み
出される。ただし、読み出されるデータは１９２ビット
分なので、アドレスは“００”〜“１７”（１６進）ま
でカウントする。この読み出された８ビットの並列信号
Ｓ１１は、制御信号作成手段７０からの信号Ｓ１３に同
期してパラレル／シリアル変換回路４０によりシリアル
変換され、出力データ３が出力されることになる。

【００２６】図６は本発明の速度変換回路における位相
比較手段(100) の動作の一例を説明するための図であ
る。図１に示されるように、位相比較手段（第１の位相
比較手段)100において、制御信号作成手段（書き込み信
号作成手段）５０で作成される信号Ｓ１４および制御信
号作成手段（第１の読み出し信号作成手段）６０で作成
される信号Ｓ１５が位相比較される。すなわち、図６に
示されるように、信号Ｓ１５が高レベル“１”となるパ
ルス幅の中に信号Ｓ１４が高レベル“１”となるパルス
幅が存在する場合には、制御信号作成手段６０は初期化
されないようになっている。一方、信号Ｓ１５が高レベ
ル“１”となるパルス幅の中に信号Ｓ１４が高レベル
“１”となるパルス幅が存在しない場合、すなわち、信
号Ｓ１４の高レベル“１”のパルス幅が信号Ｓ１５の高
レベル“１”のパルス幅からはずれた場合には、位相比
較手段100 からの信号Ｓ１６としてクロック２対する１
ビット幅のパルスが出力される。そして、この信号Ｓ１
６によって、制御信号作成手段６０が初期化され、再び
信号Ｓ１４が出力される位相に信号Ｓ１５が出力され
る。このとき、信号Ｓ１５は、信号Ｓ１４のパルスがほ
ぼ中心になるように作成される。

【００２７】図７は本発明の速度変換回路における位相
比較手段(110) の動作の一例を説明するための図であ
り、図８は本発明の速度変換回路における位相比較手段
(110)の動作の特徴を説明するための図である。図７に
示されるように、制御信号作成手段（第１の読み出し信
号作成手段）６０で作成される信号Ｓ１７のパルス幅
は、クロック２に対して５ビット幅である。これは、ク
ロック２が６.312ＭHz、クロック３は１.544ＭHzであ
り、また、６.312ＭHzで４ビットのパルス幅は、１.544
ＭHzで１ビットのパルス幅より小さいので、６.312ＭHz
で４ビットのパルスを１.544ＭHzのクロックでリタイミ
ングする場合、リタイミングできない位相が存在するた
めである。

【００２８】図１に示されるように、位相比較手段（第
２の位相比較手段)110において、制御信号作成手段（第
１の読み出し信号作成手段）６０で作成される信号Ｓ１
７および制御信号作成手段（第２の読み出し信号作成手
段）７０で作成される信号Ｓ１８が位相比較される。す
なわち、図７に示されるように、信号Ｓ１７が高レベル
“１”となるパルス幅の中に信号Ｓ１８が高レベル
“１”となるパルス幅が存在する場合には、制御信号作
成手段７０は初期化されないようになっている。一方、
信号Ｓ１７の高レベル“１”のパルス幅が信号Ｓ１８の
高レベル“１”のパルス幅からはずれた場合には、位相
比較手段110 からの信号Ｓ１９としてクロック２対する
１ビット幅のパルスが出力される。そして、この信号Ｓ
１９によって、制御信号作成手段７０が初期化され、再
び信号Ｓ１７が出力される位相に信号Ｓ１８が出力され
る。ここで、図８に示されるように、信号Ｓ１９は、信
号Ｓ１７が信号Ｓ１８からはずれた場合に出力される
が、多少のずれでは出力されず、はずれた分のパルスが
クロック３によってリタイミングできる位相になること
により出力される。

【００２９】図９は本発明の速度変換回路における位相
比較手段(100) の電源立ち上げ直後の動作を説明するた
めの図であり、電源立ち上げ後の最初の位相比較を示す
ものである。図９に示す位相では、制御信号作成手段
（第１の読み出し信号作成手段）６０を初期化する信号
Ｓ１６は出力されず、ぎりぎりの位相でなるため、不安
定な状態となってしまう。そこで、電源立ち上げ後、最
初の信号Ｓ１４が出力されるまでの間高レベル“１”と
なる信号Ｓ２０で信号Ｓ１５をマスクすることにより、
立ち上げ後の最初の信号Ｓ１４をクロック２でリタイミ
ングした信号Ｓ１６にり制御信号作成手段６０を初期化
する。これによって、次の周期で作成される信号Ｓ１４
と信号Ｓ１５との位相関係を図６に示したように最適な
ものとすることができる。

【００３０】

【発明の効果】以上、詳述したように、本発明の速度変
換回路によれば、入力データを異なる速度を有する２つ
の出力データに変換する速度変換回路を１つの記憶手段
により構成することによって、速度変換回路の価格を低
廉化することができる。さらに、本発明の速度変換回路
によれば、装置構成上における回路規模を削減すること
ができ、且つ、低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る速度変換回路の一実施例を示すブ
ロック図である。

【図２】本発明の速度変換回路に使用する入出力データ
のフォーマットの一例を示す図である。

【図３】本発明の速度変換回路における書き込み側の動
作の一例を示すタイムチャートである。

【図４】本発明の速度変換回路における読み出し側(6.3
MHz)の動作の一例を示すタイムチャートである。

【図５】本発明の速度変換回路における読み出し側(1.5
MHz)の動作の一例を示すタイムチャートである。

【図６】本発明の速度変換回路における位相比較手段(1
00) の動作の一例を説明するための図である。

【図７】本発明の速度変換回路における位相比較手段(1
10) の動作の一例を説明するための図である。

【図８】本発明の速度変換回路における位相比較手段(1
10) の動作の特徴を説明するための図である。

【図９】本発明の速度変換回路における位相比較手段(1
00) の電源立ち上げ直後の動作を説明するための図であ
る。

【図１０】従来の速度変換回路の一例を示すブロック図
である。

【符号の説明】

１０…記憶手段 ２０…シフトレジスタ ３０…パラレル／シリアル変換回路（第１のパラレル／
シリアル変換回路） ４０…パラレル／シリアル変換回路（第２のパラレル／
シリアル変換回路） ５０…制御信号作成手段（書き込み信号作成手段） ６０…制御信号作成手段（第１の読み出し信号作成手
段） ７０…制御信号作成手段（第２の読み出し信号作成手
段） ８０…選択手段（アドレス信号選択手段） ９０…選択手段（活性化信号選択手段） 100 …位相比較手段（第１の位相比較手段） 110 …位相比較手段（第２の位相比較手段）

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力データを第１の速度を有する第１の
   出力データおよび第２の速度を有する第２の出力データ
   に変換する速度変換回路であって、 前記入力データを記憶する記憶手段（１０）と、 前記第１の出力データを読み出す信号を作成する第１の
   読み出し信号作成手段（６０）と、 前記第２の出力データを読み出す信号を作成する第２の
   読み出し信号作成手段（７０）と、 前記第１および第２の読み出し信号作成手段（６０，７
   ０）の出力を選択して、前記記憶手段（１０）に供給す
   る選択手段（８０，９０）とを具備することを特徴とす
   る速度変換回路。
2. 【請求項２】 前記選択手段は、前記第１および第２の
   読み出し信号作成手段（６０，７０）からの読み出しア
   ドレス信号を選択するアドレス信号選択手段（８０）
   と、前記第１および第２の読み出し信号作成手段（６
   ０，７０）からの読み出し活性化信号を選択する活性化
   信号選択手段（９０）とを具備することを特徴とする請
   求項１の速度変換回路。
3. 【請求項３】 前記速度変換回路は、さらに、前記入力
   データを前記記憶手段（１０）に書き込む信号を作成す
   る書き込み信号作成手段（５０）を具備することを特徴
   とする請求項１の速度変換回路。
4. 【請求項４】 前記速度変換回路は、前記入力データに
   おけるフォーマットを変換した前記第１の出力データお
   よび前記第２の出力データを出力するようになっている
   請求項１の速度変換回路。
5. 【請求項５】 前記速度変換回路は、異なるクロックタ
   イミングを持つ３つの同期網間に適用するようになって
   いる請求項１の速度変換回路。
6. 【請求項６】 前記速度変換回路は、さらに、 前記入力データを並列信号に変換するシフトレジスタ回
   路（２０）と、 前記第１の読み出し信号作成手段（６０）からの制御信
   号により、前記記憶手段（１０）から読み出された並列
   信号をシリアル信号に変換する第１のシリアル／パラレ
   ル変換回路（３０）と、 前記第２の読み出し信号作成手段（７０）からの制御信
   号により、前記記憶手段（１０）から読み出された並列
   信号をシリアル信号に変換する第２のシリアル／パラレ
   ル変換回路（４０）とを具備することを特徴とする請求
   項１の速度変換回路。
7. 【請求項７】 前記速度変換回路は、さらに、前記記憶
   手段（１０）の書き込み側の信号と読み出し側の信号の
   位相比較を行う第１の位相比較手段（１００）を具備す
   ることを特徴とする請求項１の速度変換回路。
8. 【請求項８】 前記速度変換回路は、さらに、前記第１
   の読み出し信号作成手段（６０）と前記第２の読み出し
   信号作成手段（７０）との位相比較を行う第２の位相比
   較手段（１１０）を具備することを特徴とする請求項７
   の速度変換回路。
9. 【請求項９】 前記速度変換回路は、前記第１の位相比
   較手段（１００）における書き込み信号と読み出し信号
   との位相比較において、電源立ち上げ後最初の位相比較
   を行わずに、前記第１の読み出し信号作成手段（６０）
   を初期化するようにしたことを特徴とする請求項７の速
   度変換回路。