JPS5941618B2 - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
- Publication number
- JPS5941618B2 JPS5941618B2 JP53140592A JP14059278A JPS5941618B2 JP S5941618 B2 JPS5941618 B2 JP S5941618B2 JP 53140592 A JP53140592 A JP 53140592A JP 14059278 A JP14059278 A JP 14059278A JP S5941618 B2 JPS5941618 B2 JP S5941618B2
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- JP
- Japan
- Prior art keywords
- signal
- memory
- register
- output
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、非同期のデータ伝送において例えば受信デー
タＲＤから基準クロックＣＫを用いて同期クロックＲＸ
を得るための、同期クロック発生回路に関する。
タＲＤから基準クロックＣＫを用いて同期クロックＲＸ
を得るための、同期クロック発生回路に関する。
一般的に同期クロック発生回路は、データ伝送速度のｎ
倍の基準ク頭ノクＣＫを用いて、基準クロックＣＫをカ
ウントし、受信データＲＤ変化点でカウント数がｎとな
るように、受信データＲＤの変化点毎にそのときのカウ
ント数に従いカウント数を補正してゆき、同期クロック
ＲＸとして１／２ｎのカウント数を得るものである。
倍の基準ク頭ノクＣＫを用いて、基準クロックＣＫをカ
ウントし、受信データＲＤ変化点でカウント数がｎとな
るように、受信データＲＤの変化点毎にそのときのカウ
ント数に従いカウント数を補正してゆき、同期クロック
ＲＸとして１／２ｎのカウント数を得るものである。
ここで、従来の同期クロック発生回路を第１図に示し、
ｎ＝６４として説明する。
ｎ＝６４として説明する。
第１図において、１は６４進カウンタで、基準クロック
ＣＫを計数するとともに端子Ｓにセット信号が入力した
時点で、加算器３の出力をセットするものである。
ＣＫを計数するとともに端子Ｓにセット信号が入力した
時点で、加算器３の出力をセットするものである。
２は補正値生成回路で、１／２ｎ＝３２カウント目で発
生する同期クロックＲＸが受信データＲＤのほぼ中央の
位置に対応するよう補正するためのもので、３２カウン
ト目を中心に例えば第２図に示すように計数値に応じた
補正値を出力するものである。
生する同期クロックＲＸが受信データＲＤのほぼ中央の
位置に対応するよう補正するためのもので、３２カウン
ト目を中心に例えば第２図に示すように計数値に応じた
補正値を出力するものである。
３は加算器で、カウンタ１の計数値と補正値生成回路２
の補正値とを加算するものである。
の補正値とを加算するものである。
４は受信データ同期回路で、受信データＲＤの変化点で
１クロックずれた第３図に示す信号Ａ、Ｂを生成しこの
信号Ａ、Ｂより、変化点信号Ｃを出力するものである。
１クロックずれた第３図に示す信号Ａ、Ｂを生成しこの
信号Ａ、Ｂより、変化点信号Ｃを出力するものである。
５は選択回路で、カウンタ１の計数値が３２カウント目
になつた時同期クロックＲＸを出力するものである。
になつた時同期クロックＲＸを出力するものである。
次に第１図に示したものの動作について説明する。カウ
ンタ１は基準クロツクＣＫをカウントし、受信データ同
期回路４から出力する第３図の信号Ｃで示す受信データ
ＲＤの変化点で、変化点前のカウンタ１の計数値とこの
計数値に応じた補正値とが加算器３により加算補正され
た出力がセツトされる。次に、カウンタ１はセツトされ
た計数値をもとに基準クロツクを計数し、３６カウント
目に達すると選択回路５が動作して、同期クロツクＲＸ
を出力する。一方カウンタ１はさらに次の受信データＲ
Ｄの変化点がくるまで計数動作を続け、同様な動作を繰
り返して常に同期クロツクＲＸが受信データＲＤの中央
部で発生するよう動作するものである。なお、受信デー
タ同期回路４は、基準クロツクＣＫを用いて受信データ
ＲＤを同期化するとともに、受信データＲＤの変化点を
検出し、カウンタ１の値を変更する。以上のように従来
の同期クロツク発生回路では回路構成が複雑で、種種の
機能回路を必要とする欠点を有していた。
ンタ１は基準クロツクＣＫをカウントし、受信データ同
期回路４から出力する第３図の信号Ｃで示す受信データ
ＲＤの変化点で、変化点前のカウンタ１の計数値とこの
計数値に応じた補正値とが加算器３により加算補正され
た出力がセツトされる。次に、カウンタ１はセツトされ
た計数値をもとに基準クロツクを計数し、３６カウント
目に達すると選択回路５が動作して、同期クロツクＲＸ
を出力する。一方カウンタ１はさらに次の受信データＲ
Ｄの変化点がくるまで計数動作を続け、同様な動作を繰
り返して常に同期クロツクＲＸが受信データＲＤの中央
部で発生するよう動作するものである。なお、受信デー
タ同期回路４は、基準クロツクＣＫを用いて受信データ
ＲＤを同期化するとともに、受信データＲＤの変化点を
検出し、カウンタ１の値を変更する。以上のように従来
の同期クロツク発生回路では回路構成が複雑で、種種の
機能回路を必要とする欠点を有していた。
本発明は従来のものが有する欠点を解消したもので、レ
ジスタとメモリとを用いて回路構成が簡単で、柔軟性に
富んだ同期クロツク発生回路を提供するものである。
ジスタとメモリとを用いて回路構成が簡単で、柔軟性に
富んだ同期クロツク発生回路を提供するものである。
以下、本発明の実施例を第４図に示し説明する。
第４図に於て、第１図と同一符号は同一又は相当部分を
示す。２１は１０ビツトからなるレジスタで、メモリ２
２に記憶された計数値を保持するｍ＝８ビツトからなる
レジスタと、受信データＲＤの変化点を基準クロツクＣ
Ｋでセツトし第３図に示す信号Ａ（第１の信号）を出力
する１ビツトのレジスタと、この信号Ａから１基準クロ
ツク分遅れてセツトされ第３図に示す信号Ｂ（第２の信
号）を出力する１ビツトのレジスタとで構成されたもの
である。
示す。２１は１０ビツトからなるレジスタで、メモリ２
２に記憶された計数値を保持するｍ＝８ビツトからなる
レジスタと、受信データＲＤの変化点を基準クロツクＣ
Ｋでセツトし第３図に示す信号Ａ（第１の信号）を出力
する１ビツトのレジスタと、この信号Ａから１基準クロ
ツク分遅れてセツトされ第３図に示す信号Ｂ（第２の信
号）を出力する１ビツトのレジスタとで構成されたもの
である。
２２はリードオンリメモリ（以下、ＲＯＭと称す）で、
レジスタ２１の出力Ａ，Ｂが゛１゛，゛１で又は″０１
゛Ｏ”のとき、レジスタ２１の８ビツトからなるレジス
タの出力をアドレスとして＋１加算された次のアドレス
が記憶されたものであり、基準クロツクＣＫに同期して
ループ状に接続されたレジスタ２１とＲＯＭ２２とでカ
ウンタを構成するもので、レジスタ２１の８ビツトから
なるレジスタ出力は第１図に示したカウンタ１の出力に
相当するものとなる。
レジスタ２１の出力Ａ，Ｂが゛１゛，゛１で又は″０１
゛Ｏ”のとき、レジスタ２１の８ビツトからなるレジス
タの出力をアドレスとして＋１加算された次のアドレス
が記憶されたものであり、基準クロツクＣＫに同期して
ループ状に接続されたレジスタ２１とＲＯＭ２２とでカ
ウンタを構成するもので、レジスタ２１の８ビツトから
なるレジスタ出力は第１図に示したカウンタ１の出力に
相当するものとなる。
さらにまたＲＯＭ２２は他の記憶部分にレジスタ２１の
出力Ａ，Ｂが゛１”゛Ｏ―又ばＯ゛゛１”となる受信デ
ータＲＤの変化点で、レジスタ２１の８ビツトからなる
レジスタの出力をアドレス（計数値）として、第１図に
示した加算器３の各計数値に対応して出力される補正し
た補正値が読み出されるよう構成されたものである。次
に、本発明の実施例による動作を第４図により説明する
。
出力Ａ，Ｂが゛１”゛Ｏ―又ばＯ゛゛１”となる受信デ
ータＲＤの変化点で、レジスタ２１の８ビツトからなる
レジスタの出力をアドレス（計数値）として、第１図に
示した加算器３の各計数値に対応して出力される補正し
た補正値が読み出されるよう構成されたものである。次
に、本発明の実施例による動作を第４図により説明する
。
まず、受信データＲＤが変化しない場合は、レジスタ２
１とＲＯＭ２２とは第１図と同様にカウンタを構成し基
準クロツクに従つて計数し、その計数値が３２カウント
目になつた時、従来のものと同様に選択回路５より同期
クロツクＲＸを出力する。次に、第５図に示す信号Ａ，
Ｂが異なる出力となる受信データＲＤの変化点では、レ
ジスタ２１とＲＯＭ２２とでカウンタの動作をするので
はなく、第１図に示した補正値生成回路２と加算器３と
が行なう動作と同様に、ＲＯＭ２２に予め記憶された補
正値をレジスタ２１の８ビツトからなるレジスタの出力
をアドレス（計数値）として読み出し、アドレス（計数
値）に応じた内容をレジスタ２１の８ビツトからなるレ
ジスタにセツトする。以下同様に計数動作と補正値セツ
ト動作とを繰り返えすことになる。ここで、上述した同
期クロツク発生回路の一般的な構成について要約すれば
、レジスタ２１はｍ＋２ビツトのレジスタで、ｍは２ｍ
１くｎ〈２ｍで決まる。
１とＲＯＭ２２とは第１図と同様にカウンタを構成し基
準クロツクに従つて計数し、その計数値が３２カウント
目になつた時、従来のものと同様に選択回路５より同期
クロツクＲＸを出力する。次に、第５図に示す信号Ａ，
Ｂが異なる出力となる受信データＲＤの変化点では、レ
ジスタ２１とＲＯＭ２２とでカウンタの動作をするので
はなく、第１図に示した補正値生成回路２と加算器３と
が行なう動作と同様に、ＲＯＭ２２に予め記憶された補
正値をレジスタ２１の８ビツトからなるレジスタの出力
をアドレス（計数値）として読み出し、アドレス（計数
値）に応じた内容をレジスタ２１の８ビツトからなるレ
ジスタにセツトする。以下同様に計数動作と補正値セツ
ト動作とを繰り返えすことになる。ここで、上述した同
期クロツク発生回路の一般的な構成について要約すれば
、レジスタ２１はｍ＋２ビツトのレジスタで、ｍは２ｍ
１くｎ〈２ｍで決まる。
ＲＯＭ２２の入力は、レジスタ２１と同じｍ＋２ビツト
、出力はｍビツトである。本回路の動作は、基準クロツ
クＣＫ毎にレジスタ２１がＲＯＭ２２の出力ｍビツトと
、受信データＲＤと受信データＲＤを同期したレジスタ
２１の出力Ａを記憶し出力する。レジスタ２１の出力は
ＲＯＭ２２の出力ｍビツトと受信データＲＤを同期化し
た信号Ａと信号Ａを再度同期化し、信号Ａに対して基準
クロツクＣＫの１サイクル分遅れた信号Ｂになる。信号
ＡとＢは第５図に示すように、ＲＤの変化点でその値が
異なる。信号ＡとＢが同じ値の間はＲＯＭ２２の出力は
次の番地（アドレス）を示している。例えばＯ番地には
１、ｎ−１番地にはＮ，ｎ番地にはＯが書かれている。
従つて本回路は信号Ａ（５Ｂの値が同じ間は基準クロツ
クＣＫにより動作するｎ進カウンタを構成する。信号Ａ
（５Ｂが異る値をとるときはその時のＲＯＭ２２の入力
の値に応じて補正を行つた値が書かれており、カウンタ
の値を変更することになる。以上、本発明の同期クロツ
ク発生回路によれば、ＲＯＭ２２の出力と受信データＲ
Ｄ、受信データＲＤの同期化信号Ａを基準クロツクＣＫ
に従つて記憶し、ＲＯＭ２２の入力として与えるだけで
、同期クロツク発生回路が構成でき、基準クロツクＣＫ
のカウントとカウントの補正、受信データの同期化を同
時に行うことができる。
、出力はｍビツトである。本回路の動作は、基準クロツ
クＣＫ毎にレジスタ２１がＲＯＭ２２の出力ｍビツトと
、受信データＲＤと受信データＲＤを同期したレジスタ
２１の出力Ａを記憶し出力する。レジスタ２１の出力は
ＲＯＭ２２の出力ｍビツトと受信データＲＤを同期化し
た信号Ａと信号Ａを再度同期化し、信号Ａに対して基準
クロツクＣＫの１サイクル分遅れた信号Ｂになる。信号
ＡとＢは第５図に示すように、ＲＤの変化点でその値が
異なる。信号ＡとＢが同じ値の間はＲＯＭ２２の出力は
次の番地（アドレス）を示している。例えばＯ番地には
１、ｎ−１番地にはＮ，ｎ番地にはＯが書かれている。
従つて本回路は信号Ａ（５Ｂの値が同じ間は基準クロツ
クＣＫにより動作するｎ進カウンタを構成する。信号Ａ
（５Ｂが異る値をとるときはその時のＲＯＭ２２の入力
の値に応じて補正を行つた値が書かれており、カウンタ
の値を変更することになる。以上、本発明の同期クロツ
ク発生回路によれば、ＲＯＭ２２の出力と受信データＲ
Ｄ、受信データＲＤの同期化信号Ａを基準クロツクＣＫ
に従つて記憶し、ＲＯＭ２２の入力として与えるだけで
、同期クロツク発生回路が構成でき、基準クロツクＣＫ
のカウントとカウントの補正、受信データの同期化を同
時に行うことができる。
しかもｎは任意の値とすることができる上、カウンタの
補正を各カウント毎に設定することができ、補正のしか
たによつて回路が変化することがない。またＲＯＭ２２
をランダムアクセスメモリで置きかえれば、カウンタの
性質、補正の方法を動的に変化させることも可能であり
、従来の回路に比して回路構成・動作原理ともに単純で
ありながら、はるかに柔軟性に富む特長を有している。
なお、本発明の実施例の説明中、同期クロツクＲＸをｎ
進カウンタの１／２ｎの計数値で出力するものとして説
明したが、必ずしも１／２の計数値である必要はない。
補正を各カウント毎に設定することができ、補正のしか
たによつて回路が変化することがない。またＲＯＭ２２
をランダムアクセスメモリで置きかえれば、カウンタの
性質、補正の方法を動的に変化させることも可能であり
、従来の回路に比して回路構成・動作原理ともに単純で
ありながら、はるかに柔軟性に富む特長を有している。
なお、本発明の実施例の説明中、同期クロツクＲＸをｎ
進カウンタの１／２ｎの計数値で出力するものとして説
明したが、必ずしも１／２の計数値である必要はない。
第１図は従来の同期クロツク発生回路の構成図、第２図
は第１図に示した補正値生成回路の動作を説明するため
の図、第３図は第１図に示したものの動作を説明するた
めの図、第４図は本発明の実施例による同期クロツク発
生回路の構成図、第５図は第４図に示したものの動作を
説明するための図である。 図中、１はカウンタ、２は補正データ発生回路、３は加
算器、４は受信データ同期回路、２１はレジスタ、２２
はメモリとしてのリードオンリメモリ（ＲＯＭ）、ＲＤ
は受信データ、ＣＫは基準クロツク、ＲＸは同期クロツ
ク、Ａ，Ｂは受信デーータを同期化した信号である。
は第１図に示した補正値生成回路の動作を説明するため
の図、第３図は第１図に示したものの動作を説明するた
めの図、第４図は本発明の実施例による同期クロツク発
生回路の構成図、第５図は第４図に示したものの動作を
説明するための図である。 図中、１はカウンタ、２は補正データ発生回路、３は加
算器、４は受信データ同期回路、２１はレジスタ、２２
はメモリとしてのリードオンリメモリ（ＲＯＭ）、ＲＤ
は受信データ、ＣＫは基準クロツク、ＲＸは同期クロツ
ク、Ａ，Ｂは受信デーータを同期化した信号である。
Claims (1)
- 【特許請求の範囲】 １ レジスタとメモリとがループ状に接続され、前記レ
ズスタには、非同期の受信データ、基準クロック、前記
受信データが状態を変化したのちに初めて生じる前記基
準クロックに応答して状態を変化する第１の信号、前記
第１の信号に１基準クロック分おくれて状態を変化する
第２の信号、および、前記メモリからの出力信号が夫夫
に入力として印加され、また、前記メモリには、前記レ
ジスタからの出力信号、前記第１の信号、および、前記
第２の信号が夫夫に入力として印加され、前記レジスタ
からの出力信号より選択回路を介して同期クロック信号
が得られるようにされた、非同期データの同期化を行な
うための同期クロック発生回路であつて、前記メモリに
は前記基準クロックの所定の計数値に対応する補正値が
蓄積されており、前記第１の信号と前記第２の信号とが
同じ出力状態にあるときには、前記レジスタと前記メモ
リとによつて前記基準クロックの計数動作が行われ、前
記第１の信号と前記第２の信号とが相異なる出力状態に
あるときには、前記メモリから前記レジスタに出力され
る計数値に対応する所定の補正操作が行われるようにさ
れる、前記非同期データの同期化を行なうための同期ク
ロック発生回路。 ２ メモリを、リードオンリメモリ又はランダムアクセ
スメモリで構成したことを特徴とする特許請求の範囲第
１項記載の同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140592A JPS5941618B2 (ja) | 1978-11-15 | 1978-11-15 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140592A JPS5941618B2 (ja) | 1978-11-15 | 1978-11-15 | 同期クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567261A JPS5567261A (en) | 1980-05-21 |
| JPS5941618B2 true JPS5941618B2 (ja) | 1984-10-08 |
Family
ID=15272265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53140592A Expired JPS5941618B2 (ja) | 1978-11-15 | 1978-11-15 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941618B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
| JPS5784626A (en) * | 1980-11-17 | 1982-05-27 | Fujitsu Ltd | Digital pll circuit |
| DE3410188C2 (de) * | 1984-03-20 | 1986-10-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren und Schaltungsanordnung zur Taktkorrektur in einer digitalen Datenübertragungseinrichtung |
-
1978
- 1978-11-15 JP JP53140592A patent/JPS5941618B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567261A (en) | 1980-05-21 |
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