JPH0728279B2 - ディジタル位相制御回路 - Google Patents
ディジタル位相制御回路Info
- Publication number
- JPH0728279B2 JPH0728279B2 JP62221519A JP22151987A JPH0728279B2 JP H0728279 B2 JPH0728279 B2 JP H0728279B2 JP 62221519 A JP62221519 A JP 62221519A JP 22151987 A JP22151987 A JP 22151987A JP H0728279 B2 JPH0728279 B2 JP H0728279B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase control
- digital phase
- counter
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル・データ通信に関し、特にシリアル・
データを受信するためのクロックの生成に関する。
データを受信するためのクロックの生成に関する。
データ通信において、データのフォーマットをどのよう
にするか、あるいはどのような構成でデータの送受信を
行なうかなどの規則や手順は、データ通信プロトコルと
呼ばれ何種類かのプロトコルが定められている。プロト
コルに従って送信されたシリアル・データを受信するに
は、それに同期したクロックが必要となる。ディジタル
位相制御回路では、データの波形ひずみによって生じる
ジッタに追従して生成クロックを変化させるため、ボー
・レートよりも高い周波数のクロックをカウントして、
送信されたシリアル・データから、それに同期したクロ
ックを生成するというDPLL手法が知られている。
にするか、あるいはどのような構成でデータの送受信を
行なうかなどの規則や手順は、データ通信プロトコルと
呼ばれ何種類かのプロトコルが定められている。プロト
コルに従って送信されたシリアル・データを受信するに
は、それに同期したクロックが必要となる。ディジタル
位相制御回路では、データの波形ひずみによって生じる
ジッタに追従して生成クロックを変化させるため、ボー
・レートよりも高い周波数のクロックをカウントして、
送信されたシリアル・データから、それに同期したクロ
ックを生成するというDPLL手法が知られている。
通常、ディジタル位相制御は、NRZI（データ・ビットが
“0"のときはレベルを反転させ“1"のときはそのままの
状態を継続する）や、FM（ビット・セルの開始点で必ず
レベルが反転しデータ・ビットが“0"（または“1"）で
あれば中心でさらにレベルを反転させ“1"（または
“0"）であればそのままの状態を継続する）のデータ・
フォーマットを用いた送受信を行なう場合などに使用す
る。
“0"のときはレベルを反転させ“1"のときはそのままの
状態を継続する）や、FM（ビット・セルの開始点で必ず
レベルが反転しデータ・ビットが“0"（または“1"）で
あれば中心でさらにレベルを反転させ“1"（または
“0"）であればそのままの状態を継続する）のデータ・
フォーマットを用いた送受信を行なう場合などに使用す
る。
従来用いられているディジタル位相制御回路のブロック
図を第６図に示す。
図を第６図に示す。
従来の技術によるディジタル位相制御回路は、受信デー
タが“0"から“1"または“1"から“0"に変化したことを
検出する変化点検出回路610と、ディジタル位相制御用
のクロックをカウントするクロック・カウンタ620と、
クロック・カウンタ602の値からディジタル位相制御ク
ロックを生成するDPLLクロック生成回路603とから構成
されている。
タが“0"から“1"または“1"から“0"に変化したことを
検出する変化点検出回路610と、ディジタル位相制御用
のクロックをカウントするクロック・カウンタ620と、
クロック・カウンタ602の値からディジタル位相制御ク
ロックを生成するDPLLクロック生成回路603とから構成
されている。
次にその動作を説明する。
変化点検出回路601は、受信データが“0"から“1"また
は“1"から“0"に変化したことを検出して、クロック・
カウンタ602に渡す。クロック・カウンタ602は、ボー・
レートのｎ倍（少なくとも16倍、通常は32〜64倍）のる
周波数のディジタル位相制御用のクロックを、受信ライ
ンがアイドルのときは０からｎ−１までカウントを繰り
返す。そして、変化点検出回路601から変化点検出情報
を受け取ったときのカウンタの値に応じてディジタル位
相制御クロックを生成するためのカウント（例：第２
図）を行なって、DPLL生成回路603に渡す。DPLL生成回
路603は、クロック・カウンタ602から受け取った値が０
の場合は０、n/2の場合は１を出力することによってデ
ィジタル位相制御クロックを生成する。
は“1"から“0"に変化したことを検出して、クロック・
カウンタ602に渡す。クロック・カウンタ602は、ボー・
レートのｎ倍（少なくとも16倍、通常は32〜64倍）のる
周波数のディジタル位相制御用のクロックを、受信ライ
ンがアイドルのときは０からｎ−１までカウントを繰り
返す。そして、変化点検出回路601から変化点検出情報
を受け取ったときのカウンタの値に応じてディジタル位
相制御クロックを生成するためのカウント（例：第２
図）を行なって、DPLL生成回路603に渡す。DPLL生成回
路603は、クロック・カウンタ602から受け取った値が０
の場合は０、n/2の場合は１を出力することによってデ
ィジタル位相制御クロックを生成する。
上述した従来のディジタル位相制御回路の場合、受信ラ
インがアイドルからビジーに変化したときのクロック・
カウンタの値は不足である。例えば、第２図に示すディ
ジタル位相制御クロック補正で、受信ラインがアイドル
から“0"に変化したときのカウンタの値が８だった場
合、ディジタル位相制御クロックが受信データに同期す
るまでに時間がかかるという欠点がある。
インがアイドルからビジーに変化したときのクロック・
カウンタの値は不足である。例えば、第２図に示すディ
ジタル位相制御クロック補正で、受信ラインがアイドル
から“0"に変化したときのカウンタの値が８だった場
合、ディジタル位相制御クロックが受信データに同期す
るまでに時間がかかるという欠点がある。
従って本発明の目的は、上記欠点を解決したデータ処理
システムを提供するものである。すなわち従来のディジ
タル位相制御回路に対し本発明は、スタート・ビットを
検出することにより、受信ラインがアイドルからビジー
に変化したときのクロック・カウンタの値を一定値にセ
ットできるという特徴を有している。
システムを提供するものである。すなわち従来のディジ
タル位相制御回路に対し本発明は、スタート・ビットを
検出することにより、受信ラインがアイドルからビジー
に変化したときのクロック・カウンタの値を一定値にセ
ットできるという特徴を有している。
本発明のディジタル位相制御回路は、受信ラインがアイ
ドルからビジーに変化したことを検出するスタート・ビ
ット検出回路と、前記受信ラインからの受信データが
“0"から“1"または“1"から“0"に変化したことを検出
する変化点検出回路と、前記スタート・ビット検出回路
のビジー検出によってカウンタを一定値にセットし前記
変化点検出回路の検出情報によってディジタル位相制御
用のクロックをカウントするクロック・カウンタと、前
記クロック・カウンタの値からディジタル位相制御クロ
ックを生成するDPLLクロック生成回路とを備えて構成さ
れる。
ドルからビジーに変化したことを検出するスタート・ビ
ット検出回路と、前記受信ラインからの受信データが
“0"から“1"または“1"から“0"に変化したことを検出
する変化点検出回路と、前記スタート・ビット検出回路
のビジー検出によってカウンタを一定値にセットし前記
変化点検出回路の検出情報によってディジタル位相制御
用のクロックをカウントするクロック・カウンタと、前
記クロック・カウンタの値からディジタル位相制御クロ
ックを生成するDPLLクロック生成回路とを備えて構成さ
れる。
本発明の第一の実施例について第１図を参照して説明す
る。
る。
ディジタル位相制御回路は、受信ラインがアイドルから
ビジーに変化したことを検出するスタート・ビット検出
回路101と、受信データが“0"から“1"または“1"から
“0"に変化したことを検出する変化点検出回路102と、
ディジタル位相制御用のクロックをカウントするクロッ
ク・カウンタ103と、クロック・カウンタ103の値からデ
ィジタル位相制御クロックを生成するDPLLクロック生成
回路104とから構成されている。
ビジーに変化したことを検出するスタート・ビット検出
回路101と、受信データが“0"から“1"または“1"から
“0"に変化したことを検出する変化点検出回路102と、
ディジタル位相制御用のクロックをカウントするクロッ
ク・カウンタ103と、クロック・カウンタ103の値からデ
ィジタル位相制御クロックを生成するDPLLクロック生成
回路104とから構成されている。
次にその動作を説明する。
スタート・ビット検出回路101は、受信ラインがアイド
ルからビジーに変化したことを検出して、クロック・カ
ウンタ103に渡す。変化点検出回路102は、受信ラインの
受信データが“0"から“1"または“1"から“0"に変化し
たことを検出して、クロック・カウンタ103に渡す。ク
ロック・カウンタ103は、ボー・レートのｎ倍（少なく
とも16倍、通常は32〜64倍）の周波数のディジタル位相
制御用のクロックを、受信ラインがアイドルのときは０
からｎ−１までカウントを繰り返し、スタート・ビット
検出回路101からビジー検出情報を受け取ったら、カウ
ンタを０にクリアして再びカウントを始める。そして、
変化点検出回路102から変化点情報を受け取ったときの
カウンタの値に応じて、ディジタル位相制御クロックを
生成するためのカウントに例えば第２図に示すような補
正を行なって、DPLLクロック生成回路104に渡す。DPLL
クロック生成回路104は、クロック・カウンタ103から受
け取った値が０の場合は０、n/2の場合は１を出力する
ことによってディジタル位相制御クロックを生成する。
ルからビジーに変化したことを検出して、クロック・カ
ウンタ103に渡す。変化点検出回路102は、受信ラインの
受信データが“0"から“1"または“1"から“0"に変化し
たことを検出して、クロック・カウンタ103に渡す。ク
ロック・カウンタ103は、ボー・レートのｎ倍（少なく
とも16倍、通常は32〜64倍）の周波数のディジタル位相
制御用のクロックを、受信ラインがアイドルのときは０
からｎ−１までカウントを繰り返し、スタート・ビット
検出回路101からビジー検出情報を受け取ったら、カウ
ンタを０にクリアして再びカウントを始める。そして、
変化点検出回路102から変化点情報を受け取ったときの
カウンタの値に応じて、ディジタル位相制御クロックを
生成するためのカウントに例えば第２図に示すような補
正を行なって、DPLLクロック生成回路104に渡す。DPLL
クロック生成回路104は、クロック・カウンタ103から受
け取った値が０の場合は０、n/2の場合は１を出力する
ことによってディジタル位相制御クロックを生成する。
例として、第２図に示すディジタル位相制御クロック補
正の場合のタイミング・チャートを第３図（ａ）〜
（ｅ）に示す。なお、クロック補正量を同図の右端に示
す。
正の場合のタイミング・チャートを第３図（ａ）〜
（ｅ）に示す。なお、クロック補正量を同図の右端に示
す。
本発明の第２の実施例について第４図を参照して説明す
る。
る。
第二の実施例は、受信データが“1"から“0"に変化する
よりも“0"から“1"に変化するほうが時間がかかるとい
うことを考慮した例である。
よりも“0"から“1"に変化するほうが時間がかかるとい
うことを考慮した例である。
本実施例のディジタル位相制御回路は、受信ラインがア
イドルからビジーに変化したことを検出するスタート・
ビット検出回路401と、受信データが“0"から“1"また
は“1"から“0"に変化したことを検出する変化点検出回
路402と、クロック・カウンタ404の初期値を設定するク
ロック・カウンタ初期値設定レジスタ403と、ディジタ
ル位相制御用のクロックをカウントするクロック・カウ
ンタ404と、クロック・カウンタ404の値からディジタル
位相制御クロックを生成するDPLLクロック生成回路405
とから構成されている。
イドルからビジーに変化したことを検出するスタート・
ビット検出回路401と、受信データが“0"から“1"また
は“1"から“0"に変化したことを検出する変化点検出回
路402と、クロック・カウンタ404の初期値を設定するク
ロック・カウンタ初期値設定レジスタ403と、ディジタ
ル位相制御用のクロックをカウントするクロック・カウ
ンタ404と、クロック・カウンタ404の値からディジタル
位相制御クロックを生成するDPLLクロック生成回路405
とから構成されている。
次にその動作を説明する。
スタート・ビット検出回路401は、受信ラインがアイド
ルからビジーに変化したことを検出して、クロック・カ
ウンタ404に渡す。変化点検出回路402は、受信データが
“0"から“1"または“1"から“0"のどちらかに変化した
かを検出して、クロック・カウンタ初期値設定レジスタ
403とクロック・カウンタ404に渡す。クロック・カウン
タ初期値設定レジスタ403は、変化点検出回路402から
「“0"から“1"に変化した」という検出情報を受け取っ
たら、予め設定した任意の値をクロック・カウンタ404
に渡す。クロック・カウンタ404は、ボー・レートのｎ
倍（少なくとも16倍、通常は32〜64倍）の周波数のディ
ジタル位相制御用のクロックを、受信ラインがアイドル
のときは０からｎ−１までカウントを繰り返し、スター
ト・ビット検出回路401からビジー検出情報を受け取っ
たら、カウンタを０にクリアして再びカウントを始め
る。
ルからビジーに変化したことを検出して、クロック・カ
ウンタ404に渡す。変化点検出回路402は、受信データが
“0"から“1"または“1"から“0"のどちらかに変化した
かを検出して、クロック・カウンタ初期値設定レジスタ
403とクロック・カウンタ404に渡す。クロック・カウン
タ初期値設定レジスタ403は、変化点検出回路402から
「“0"から“1"に変化した」という検出情報を受け取っ
たら、予め設定した任意の値をクロック・カウンタ404
に渡す。クロック・カウンタ404は、ボー・レートのｎ
倍（少なくとも16倍、通常は32〜64倍）の周波数のディ
ジタル位相制御用のクロックを、受信ラインがアイドル
のときは０からｎ−１までカウントを繰り返し、スター
ト・ビット検出回路401からビジー検出情報を受け取っ
たら、カウンタを０にクリアして再びカウントを始め
る。
そして、変化点検出回路402が、受信データが“0"から
“1"に変化したことを検出したら、カウンタをクロック
・カウンタ初期値設定レジスタ403の値に設定して再び
カウントを始める。また、変化点検出回路402から受信
データが“0"から“1"に変化したという情報を受け取っ
たら、そのときのカウンタの値に応じてディジタル位相
制御クロックを生成するためのカウント（例えば第２図
による）を行なう。このようにしてカウントした値を、
DPLLクロック生成回路405に渡す。DPLLクロック生成回
路405は、クロック・カウンタ404から受け取った値が０
（クロック・カウンタ初期値設定レジスタ403の値をク
ロック・カウンタ404に設定したときは、その設定した
値）の場合は０を、n/2の場合は１を出力することによ
ってディジタル位相制御クロックを生成する。
“1"に変化したことを検出したら、カウンタをクロック
・カウンタ初期値設定レジスタ403の値に設定して再び
カウントを始める。また、変化点検出回路402から受信
データが“0"から“1"に変化したという情報を受け取っ
たら、そのときのカウンタの値に応じてディジタル位相
制御クロックを生成するためのカウント（例えば第２図
による）を行なう。このようにしてカウントした値を、
DPLLクロック生成回路405に渡す。DPLLクロック生成回
路405は、クロック・カウンタ404から受け取った値が０
（クロック・カウンタ初期値設定レジスタ403の値をク
ロック・カウンタ404に設定したときは、その設定した
値）の場合は０を、n/2の場合は１を出力することによ
ってディジタル位相制御クロックを生成する。
例として、第２図に示すディジタル位相制御クロック補
正の場合のタイミング・チャートを第５図（ａ）〜
（ｃ）に示す。ここで示した例はすべて初期値が２であ
り、受信データが検出されたときのカウンタ値が２とな
ることが示されている。
正の場合のタイミング・チャートを第５図（ａ）〜
（ｃ）に示す。ここで示した例はすべて初期値が２であ
り、受信データが検出されたときのカウンタ値が２とな
ることが示されている。
以上説明したように本発明は、スタート・ビットを検出
することにより、受信ラインがアイドルからビジーに変
化したときのクロック・カウンタの値を一定値にセット
できるので、スタート・ビットにディジタル位相制御ク
ロックを同期させることができる。
することにより、受信ラインがアイドルからビジーに変
化したときのクロック・カウンタの値を一定値にセット
できるので、スタート・ビットにディジタル位相制御ク
ロックを同期させることができる。
第１図は本発明の第一の実施例の構成を示すブロック
図、第２図はディジタル位相制御クロック補正量を示す
図表、第３図（ａ）〜（ｅ）は第一の実施例のディジタ
ル位相制御クロックのタイミング・チャート、第４図は
本発明の第２の実施例の構成を示すブロック図、第５図
（ａ）〜（ｃ）は第２の実施例のディジタル位相制御ク
ロックのタイミング・チャート、第６図は従来の技術に
よるディジタル位相制御回路の構成を示すブロック図。 101・401……スタート・ビット検出回路、102・402……
変化点検出回路、103・404……クロック・カウンタ、10
4・405……DPLLクロック生成回路、403……クロック・
カウンタ初期値設定レジスタ。
図、第２図はディジタル位相制御クロック補正量を示す
図表、第３図（ａ）〜（ｅ）は第一の実施例のディジタ
ル位相制御クロックのタイミング・チャート、第４図は
本発明の第２の実施例の構成を示すブロック図、第５図
（ａ）〜（ｃ）は第２の実施例のディジタル位相制御ク
ロックのタイミング・チャート、第６図は従来の技術に
よるディジタル位相制御回路の構成を示すブロック図。 101・401……スタート・ビット検出回路、102・402……
変化点検出回路、103・404……クロック・カウンタ、10
4・405……DPLLクロック生成回路、403……クロック・
カウンタ初期値設定レジスタ。
Claims (1)
- 【請求項１】受信ラインがアイドルからビジーに変化し
たことを検出するスタート・ビット検出回路と、前記受
信ラインからの受信データが“0"から“1"または“1"か
ら“0"に変化したことを検出する変化点検出回路と、前
記スタート・ビット検出回路のビジー検出によってカウ
ンタを一定値にセットし前記変化点検出回路の検出情報
によってディジタル位相制御用のクロックをカウントす
るクロック・カウンタと、前記クロック・カウンタの値
からディジタル位相制御クロックを生成するDPLLクロッ
ク生成回路とを備えて成ることを特徴とするディジタル
位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221519A JPH0728279B2 (ja) | 1987-09-03 | 1987-09-03 | ディジタル位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221519A JPH0728279B2 (ja) | 1987-09-03 | 1987-09-03 | ディジタル位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464434A JPS6464434A (en) | 1989-03-10 |
| JPH0728279B2 true JPH0728279B2 (ja) | 1995-03-29 |
Family
ID=16767981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62221519A Expired - Lifetime JPH0728279B2 (ja) | 1987-09-03 | 1987-09-03 | ディジタル位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728279B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548381B2 (ja) * | 1989-06-20 | 1996-10-30 | 松下電器産業株式会社 | 高速クロック再生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819055A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | クロツク再生回路 |
-
1987
- 1987-09-03 JP JP62221519A patent/JPH0728279B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464434A (en) | 1989-03-10 |
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