JPS60174530A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
- Publication number
- JPS60174530A JPS60174530A JP59030776A JP3077684A JPS60174530A JP S60174530 A JPS60174530 A JP S60174530A JP 59030776 A JP59030776 A JP 59030776A JP 3077684 A JP3077684 A JP 3077684A JP S60174530 A JPS60174530 A JP S60174530A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- input
- clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はディジタル位相同期回路の改良に係）、特に長
時間人力クロックが断となる場合でも高精度の固定発振
器を必要とすることなく位相制御を行うことができる。
時間人力クロックが断となる場合でも高精度の固定発振
器を必要とすることなく位相制御を行うことができる。
ディジタル位相制御回路に関するものである。
従来技術と問題点
ディジタル位相同期回路は、入力クロックに同期した出
力クロ、りを発生する位相同期回路を≠イジタル回路に
よって構成して、ディジタル動作によって出力クロック
の位相制御を行りものであって、例えばディジタル伝送
等において、受信データから識別タイミング抽出回路を
再生するタイミング抽出回路等において用いられるもの
である。
力クロ、りを発生する位相同期回路を≠イジタル回路に
よって構成して、ディジタル動作によって出力クロック
の位相制御を行りものであって、例えばディジタル伝送
等において、受信データから識別タイミング抽出回路を
再生するタイミング抽出回路等において用いられるもの
である。
第１図はタイミング抽出回路の一般的構成を示したもの
である。第１図において１は全波整流回路、２はタンク
回路、３はリミッタ増幅器である。
である。第１図において１は全波整流回路、２はタンク
回路、３はリミッタ増幅器である。
また第２図は第１図の回路における各部信号を示し、（
ａ）は全波整流回路１０入力信号、（６）は全波整流回
路１の出力信号、（Ｃ）はタンク回路２の出力信号、（
ｄ）はリミッタ増幅器３の出力信号である。
ａ）は全波整流回路１０入力信号、（６）は全波整流回
路１の出力信号、（Ｃ）はタンク回路２の出力信号、（
ｄ）はリミッタ増幅器３の出力信号である。
図示されない等化増幅器によって等化増幅されたバイポ
ーラ信号からなる入力信号（第２図（α））は、全波整
流回路１によって整流されて一方の極性の信号（第２図
（ｂ））に変換され、タンク回路２に入力される。タン
ク回路２では入力信号からその共振周波数の信号を抽出
することによって、連続的なタイミング波信号（第２図
（６））を生じる。
ーラ信号からなる入力信号（第２図（α））は、全波整
流回路１によって整流されて一方の極性の信号（第２図
（ｂ））に変換され、タンク回路２に入力される。タン
ク回路２では入力信号からその共振周波数の信号を抽出
することによって、連続的なタイミング波信号（第２図
（６））を生じる。
このタイミング波はリミッタ増幅器３によって矩形波か
甑なる出力信号（第２図（ｄ））に変換され、データ識
別用のタイミングクロックとなる。
甑なる出力信号（第２図（ｄ））に変換され、データ識
別用のタイミングクロックとなる。
この場合において、タンク回路２は受信データに“０”
連続が生じても、それが短ければ連続的なタイミング波
を出力できるが、バースト伝送方式等の場合のように数
百ビットも“０”が連続する場合には、タンク回路２の
出力振幅は消滅してしまう。
連続が生じても、それが短ければ連続的なタイミング波
を出力できるが、バースト伝送方式等の場合のように数
百ビットも“０”が連続する場合には、タンク回路２の
出力振幅は消滅してしまう。
そこでこのような問題点を解決するために、第１図のタ
イミング抽出回路にさらに自走可能なディジタル位相同
期回路を付加することによりて、入力クロ、りが長時間
断になった場合でもクロック出力を持続することができ
るようにしたものが提案されている。
イミング抽出回路にさらに自走可能なディジタル位相同
期回路を付加することによりて、入力クロ、りが長時間
断になった場合でもクロック出力を持続することができ
るようにしたものが提案されている。
第５図拡、第１図の回路にさらにディジタル位相同期回
路を結合したタイミング抽出回路の構成を示したもので
あって、第１図におけると同じ部分は同じ番号で示され
てお夛、４はクロ、り出力制御回路、５はディジタル位
相同期回路である。
路を結合したタイミング抽出回路の構成を示したもので
あって、第１図におけると同じ部分は同じ番号で示され
てお夛、４はクロ、り出力制御回路、５はディジタル位
相同期回路である。
また第４図は第３図の回路における各部信号波形を示し
、（ａ）は入力信号、（６）はタンク回路２の出力信号
、（ｄ）はクロック出力制御回路４の出力信号をそれぞ
れ示している。
、（ａ）は入力信号、（６）はタンク回路２の出力信号
、（ｄ）はクロック出力制御回路４の出力信号をそれぞ
れ示している。
いま２５０ピ、トのデータを受信したのち、所定のガー
ドタイムをおいて２５０ビツトのデータを送信する動作
を６００ビツト周期で繰シ返すノ（−スト伝送方式を考
えると、等化増幅されＩＣツクイボ−２受信信号は第４
図（α）のようになる。このような人力信号によるタン
ク回路２の出力信号は、第４図（１）に示すように出力
振幅が零となる期間を生じる。
ドタイムをおいて２５０ビツトのデータを送信する動作
を６００ビツト周期で繰シ返すノ（−スト伝送方式を考
えると、等化増幅されＩＣツクイボ−２受信信号は第４
図（α）のようになる。このような人力信号によるタン
ク回路２の出力信号は、第４図（１）に示すように出力
振幅が零となる期間を生じる。
従ってこのような信号を単にリミッタ増幅器で波形整形
しただけでは、出力タイミングクロック信号が存在しな
い期間が生じることになる。
しただけでは、出力タイミングクロック信号が存在しな
い期間が生じることになる。
第３図の回路において、クロック出力制御回路４はリミ
ッタ増幅器３の出力を、タンク回路２の出力振幅が大き
くなっている期間だけに制限する作用を行う。ディジタ
ル位相同期回路５は、クロック出力制御回路４の出力ク
ロ、りに位相同期してタイミングクロックを発生するが
、タンク回路２の出力振幅が減少している期間は、クロ
ック出力制御回路４からクロックが入力されないので自
走し、受信データに非常に近接した周波数のクロックを
データ識別用のタイミングクロックとして発生する。こ
のように第３図の回路では、タンク回路２の出力振幅が
減少している期間は、クロック出力制御回路４によって
クロック入力が禁止されるので、ディジタル出力制御回
路４は不完全な位相のクロックによって制御されて、正
しくない位相のクロックを出力することはない。
ッタ増幅器３の出力を、タンク回路２の出力振幅が大き
くなっている期間だけに制限する作用を行う。ディジタ
ル位相同期回路５は、クロック出力制御回路４の出力ク
ロ、りに位相同期してタイミングクロックを発生するが
、タンク回路２の出力振幅が減少している期間は、クロ
ック出力制御回路４からクロックが入力されないので自
走し、受信データに非常に近接した周波数のクロックを
データ識別用のタイミングクロックとして発生する。こ
のように第３図の回路では、タンク回路２の出力振幅が
減少している期間は、クロック出力制御回路４によって
クロック入力が禁止されるので、ディジタル出力制御回
路４は不完全な位相のクロックによって制御されて、正
しくない位相のクロックを出力することはない。
第５図はディジタル位相制御回路として一般に知られて
いるものの一例を示すブロック図でちる。
いるものの一例を示すブロック図でちる。
同図において、６は同定発振器、７は位相制御回路、８
は分周回路、９は位相比較器である。
は分周回路、９は位相比較器である。
第５図において、固定発振器６は入力り口、りの清缶の
周波数を有する固定周波数パルスを出力する。このパル
スは位相制御回路７を経て分周回路８に加えられ、惰分
局されて出力端子ＯＵＴ １にクロック出力を生じる。
周波数を有する固定周波数パルスを出力する。このパル
スは位相制御回路７を経て分周回路８に加えられ、惰分
局されて出力端子ＯＵＴ １にクロック出力を生じる。
位相比較器９は端子ＩＮ１から入力される入力クロック
と、端子ＯＵＴ １の出力クロックとを比較し、入力ク
ロックに対する出力クロック位相の進み遅れを検出して
、位相差に応じた検出信号を位相制御回路７に加える。
と、端子ＯＵＴ １の出力クロックとを比較し、入力ク
ロックに対する出力クロック位相の進み遅れを検出して
、位相差に応じた検出信号を位相制御回路７に加える。
位相制御回路７は位相比較器９からの検出信号に応じて
固定発振器６の出力に対してパルスの付加または除去を
行って、出力クロックが入力クロックに位相同期するよ
うに制御を行う。
固定発振器６の出力に対してパルスの付加または除去を
行って、出力クロックが入力クロックに位相同期するよ
うに制御を行う。
ところで、第５図について前述したように、バースト伝
送方式の場合のように受信データに数百ピットに及ぶ“
ｂ″連続生じるような通信系におりて用いられるタイミ
ング抽出回路におけるディジタル位相同期回路は、自走
してクロックを供給する期間があるため、その自走周波
数は受信デ−タにセけるりＩ：Ｉｙり周波数に対し、十
分近接したものであることが必要である。このため固定
発振器６の発根周波数は非常に正確である必要があυ、
通常、水晶発振器が用いられているが、それでも温度変
動やエージング等によって影響を受け、特に自走時間が
長い場合には問題になる。
送方式の場合のように受信データに数百ピットに及ぶ“
ｂ″連続生じるような通信系におりて用いられるタイミ
ング抽出回路におけるディジタル位相同期回路は、自走
してクロックを供給する期間があるため、その自走周波
数は受信デ−タにセけるりＩ：Ｉｙり周波数に対し、十
分近接したものであることが必要である。このため固定
発振器６の発根周波数は非常に正確である必要があυ、
通常、水晶発振器が用いられているが、それでも温度変
動やエージング等によって影響を受け、特に自走時間が
長い場合には問題になる。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、第５図に示されたごとき
従来のディジタル位相同期回路に簡単な回路を付加する
ことによって、ノく−スト伝送方式等のように入力クロ
ック信号が欠如する期間がある場合でも、常に正確に入
力位相を保持することができるディジタル位相同期回路
を提供することにある。
るものであって、その目的は、第５図に示されたごとき
従来のディジタル位相同期回路に簡単な回路を付加する
ことによって、ノく−スト伝送方式等のように入力クロ
ック信号が欠如する期間がある場合でも、常に正確に入
力位相を保持することができるディジタル位相同期回路
を提供することにある。
発明の構成
本発明のディジタル位相同期回路は、入力クロックが存
在して位相制御が行われている期間内に、その位相制御
回数をカウントしておき、入力クロ、りが断になりた場
合には、前述のカウント数と、入力時と入力断時との時
間関係に基づいて位相制御回路における位相制御を行う
ことによりて、クロ、り入力断時においても出力クロッ
ク位相を正しく保持できるようにしたものでおる。
在して位相制御が行われている期間内に、その位相制御
回数をカウントしておき、入力クロ、りが断になりた場
合には、前述のカウント数と、入力時と入力断時との時
間関係に基づいて位相制御回路における位相制御を行う
ことによりて、クロ、り入力断時においても出力クロッ
ク位相を正しく保持できるようにしたものでおる。
発明の実施例
第６図は本発明のディジタル位相同期回路の一実施例の
構成を示したものである。同図において、第５図におけ
ると同じ部分は同じ番号で示されて＄−１７，１０はセ
レクタ、１１は位相保持回路である。
構成を示したものである。同図において、第５図におけ
ると同じ部分は同じ番号で示されて＄−１７，１０はセ
レクタ、１１は位相保持回路である。
第６図において、入力端子ＩＮ１には入力クロックが加
えられ、入力端子ＩＮ２には入力クロックの入力の有無
を示す入力状態信号が加えられる。入力状態信号は例え
ばクロックが入力されているとき“１”、入力断のとき
“０″となるものである。第４図において、（−）は入
力状態信号を示している。
えられ、入力端子ＩＮ２には入力クロックの入力の有無
を示す入力状態信号が加えられる。入力状態信号は例え
ばクロックが入力されているとき“１”、入力断のとき
“０″となるものである。第４図において、（−）は入
力状態信号を示している。
位相保持回路１１は入力状態信号が“１”のとき、位相
制御回路７において行われた位相進み制御の回数と、位
相遅れ制御の回数とをカウントシ、入力断時はこのカウ
ント数と入力クロックの入力時間と入力断時間の関係に
基ｉて、入力クロックの入力、時の位相を保持するよう
に、位相制御情報を位相制御回路７に対して出力する。
制御回路７において行われた位相進み制御の回数と、位
相遅れ制御の回数とをカウントシ、入力断時はこのカウ
ント数と入力クロックの入力時間と入力断時間の関係に
基ｉて、入力クロックの入力、時の位相を保持するよう
に、位相制御情報を位相制御回路７に対して出力する。
セレクタ１０は端子ＩＮ２からの入力状態信号が１″の
ときは位相比較器９からの位相検出結果の情報を、′０
”のときは位相保持回路１１からの位相制御情報を位相
制御回路７へ入力する。位相制御回路７はセレクタ１０
を経て入力される情報に基づｉて、固定発振器６の出力
信号に対してパルスの付加、除去を行って出力を発生し
、分周回路８はこの出力を分周して端子０ＵＴ２に出力
クロックを発生する。
ときは位相比較器９からの位相検出結果の情報を、′０
”のときは位相保持回路１１からの位相制御情報を位相
制御回路７へ入力する。位相制御回路７はセレクタ１０
を経て入力される情報に基づｉて、固定発振器６の出力
信号に対してパルスの付加、除去を行って出力を発生し
、分周回路８はこの出力を分周して端子０ＵＴ２に出力
クロックを発生する。
第６図のディジタル位相同期回路において入力クロック
が存在するときの動作は、第５図に示された従来のディ
ジタル位相同期回路の場合と異ならない。入力断時にお
ける動作は次のようにして行われる。
が存在するときの動作は、第５図に示された従来のディ
ジタル位相同期回路の場合と異ならない。入力断時にお
ける動作は次のようにして行われる。
ディジタル位相同期回路がバースト伝送方式におけるタ
イミング抽出回路に用いられる場合、例えは第５図（ｄ
） 、 （ｓ）に示すようにディジタル位相同期回路へ
のクロック入力期間が２００ビツト、自走期間が４００
ビ、トでおるような場合に、入力時に位相制御を進み方
向に６回、遅れ方向にｂ回（α＞６）行ったとすると、
温度変動やエージング等に基づく固定発振器の位相変動
は非常に緩やかなものであるため、クロック入力時も入
力断時も位相誤差は一定であると考えられる。そこで入
力断が発生したとき、進み方向に２Ｘ（１Ｓ ６）同位
相制御を行えば、入力断の継続中、クロック出力の位相
を保持することができる。
イミング抽出回路に用いられる場合、例えは第５図（ｄ
） 、 （ｓ）に示すようにディジタル位相同期回路へ
のクロック入力期間が２００ビツト、自走期間が４００
ビ、トでおるような場合に、入力時に位相制御を進み方
向に６回、遅れ方向にｂ回（α＞６）行ったとすると、
温度変動やエージング等に基づく固定発振器の位相変動
は非常に緩やかなものであるため、クロック入力時も入
力断時も位相誤差は一定であると考えられる。そこで入
力断が発生したとき、進み方向に２Ｘ（１Ｓ ６）同位
相制御を行えば、入力断の継続中、クロック出力の位相
を保持することができる。
一般的には、クロック入力期間かにビット、入力断期間
がＬピットである場合に、クロック入力時に位相制御を
進み方向にα回、遅れ方向にｂ回行ったとすると、入力
断時の位相制御は、α〉ｂのときは進み方向に”／ｈ（
ａ−ｂ）回、αくｂのときはＩ！／ｋ（ｂ−５）、回行
えばよく、これによってクロ、り入力が存在するときと
同じ位相を保持することができる。この場合ビットａｈ
、ｘは伝送方式によって定まるものであシ、従ってこれ
を計数する必要はなく回路設計時、一定値に定めればよ
い。
がＬピットである場合に、クロック入力時に位相制御を
進み方向にα回、遅れ方向にｂ回行ったとすると、入力
断時の位相制御は、α〉ｂのときは進み方向に”／ｈ（
ａ−ｂ）回、αくｂのときはＩ！／ｋ（ｂ−５）、回行
えばよく、これによってクロ、り入力が存在するときと
同じ位相を保持することができる。この場合ビットａｈ
、ｘは伝送方式によって定まるものであシ、従ってこれ
を計数する必要はなく回路設計時、一定値に定めればよ
い。
なお前述の実施例では、１バースト中における入力クロ
ック入力時の位相制御回数に基づいて入力クロック断時
に位相制御を行う場合につφて説明したが、複数のバー
スト中の位相制御回数の平均値に基づいて入力断時に位
相制御を行うようにすれば、さらに正確に位相を保持す
ることができる。
ック入力時の位相制御回数に基づいて入力クロック断時
に位相制御を行う場合につφて説明したが、複数のバー
スト中の位相制御回数の平均値に基づいて入力断時に位
相制御を行うようにすれば、さらに正確に位相を保持す
ることができる。
発明の詳細
な説明したように本発明のディジタル位相制御回路によ
れは、出力クロックと入力クロックとの位相比較出力に
応じて固定発振器の出力位相の進み、遅れ制御を行う位
相制御回路を具えたディジタル位相同期回路において、
位相制御回路におけるクロック入力時の位相制御情報を
保持する位相保持回路を設け、クロック入力時は位相比
較器からの位相比較出力を選択し、入力断時は位相保持
回路の保持出力を選択して位相制御回路における位相制
御を行うようにしたので、入力断時においても出力クロ
ックの位相を正確に保持することができ、バースト伝送
方式等のように長期間入力り鴛ツクが断になる場合でも
、特に高安定度の固定発振器を必要としないので、経済
的にも有利である。
れは、出力クロックと入力クロックとの位相比較出力に
応じて固定発振器の出力位相の進み、遅れ制御を行う位
相制御回路を具えたディジタル位相同期回路において、
位相制御回路におけるクロック入力時の位相制御情報を
保持する位相保持回路を設け、クロック入力時は位相比
較器からの位相比較出力を選択し、入力断時は位相保持
回路の保持出力を選択して位相制御回路における位相制
御を行うようにしたので、入力断時においても出力クロ
ックの位相を正確に保持することができ、バースト伝送
方式等のように長期間入力り鴛ツクが断になる場合でも
、特に高安定度の固定発振器を必要としないので、経済
的にも有利である。
第１図はタイミング抽出回路の一般的構成を示すブロッ
ク図、第２図は第１図の回路における各部信号を示す図
、第６図はディジタル位相同期回路を有するタイミング
抽出回路の構成を示すブロック図、第４図は第３図の回
路における各部信号を示す図、第５図は従来のディジタ
ル位相同期回路の構成を示すブロック図、第６図は本発
明のディジタル位相同期回路の一実施例の構成を示すブ
ロック図である。 １・・・余波整流器、２・・・タンク回路、３・・・リ
ミッタ増幅器、４・・・クロック出力制御回路、５・・
・ディジタル位相同期回路、６・・・固定発振器、７・
・・位相制御回路、８・・・分周回路、９・・・位相比
較器、１０・・・セレクタ、１１・・・位相保持回路 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外１名） 口も へ… ？
ク図、第２図は第１図の回路における各部信号を示す図
、第６図はディジタル位相同期回路を有するタイミング
抽出回路の構成を示すブロック図、第４図は第３図の回
路における各部信号を示す図、第５図は従来のディジタ
ル位相同期回路の構成を示すブロック図、第６図は本発
明のディジタル位相同期回路の一実施例の構成を示すブ
ロック図である。 １・・・余波整流器、２・・・タンク回路、３・・・リ
ミッタ増幅器、４・・・クロック出力制御回路、５・・
・ディジタル位相同期回路、６・・・固定発振器、７・
・・位相制御回路、８・・・分周回路、９・・・位相比
較器、１０・・・セレクタ、１１・・・位相保持回路 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外１名） 口も へ… ？
Claims (1)
- 固定周波数発振器と、出力クロックと入力クロックとの
位相を比較して位相差に応じた出力を発生する位相比較
器と、咳位相比較器からの出力に基づいて前記固定周波
数発振器の出力に対して位相の進み、遅れの制御を行っ
て出力を発生する位相制御回路と、該位相制御回路の出
力を分周してクロック出力を発生する分周回路とを具え
たディジタル位相制御回路において、前記位相制御回路
におけるクロック入力時の位相制御情報を保持する位相
保持回路を設け、クロック入力時は前記位相比較器の出
力を選択し入力断時は前記位相保持回路の出力を選択し
て該選択出力によって前記位相制御回路における位相制
御を行うことを特徴とするディジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030776A JPS60174530A (ja) | 1984-02-21 | 1984-02-21 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030776A JPS60174530A (ja) | 1984-02-21 | 1984-02-21 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174530A true JPS60174530A (ja) | 1985-09-07 |
Family
ID=12313083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030776A Pending JPS60174530A (ja) | 1984-02-21 | 1984-02-21 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60174530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447127A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Digital phase control circuit |
| US6137332A (en) * | 1998-02-02 | 2000-10-24 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator and data signal generator |
-
1984
- 1984-02-21 JP JP59030776A patent/JPS60174530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447127A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Digital phase control circuit |
| US6137332A (en) * | 1998-02-02 | 2000-10-24 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator and data signal generator |
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