JP3728769B2 - 復調回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、例えばディジタル・オーディオ・インターフェース回路等のクロック抽出回路を有した、ディジタル集積回路に関するものである。
【０００２】
【従来の技術】
近年、さまざまなオーディオ機器は、それらをシリアルのインターフェースで接続し、ディジタル・オーディオ・インターフェースのように信号のやりとりを行なう機会が多くなってきている。従来、ディジタル・オーディオ・インターフェースでは、ディジタル入力から、ＰＬＬによってクロックを抽出し、そのクロックを用いてディジタル入力からのデータを復調している。ＰＬＬがロックしていない期間では、不安定なクロックでデータを復調し、例えばチャネルステータスビット（Ｃビット）も、誤ったデータを以降の回路へ出力していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法では、値によっては、誤ったデータでも無効値になるとは限らず、後段の回路でデータが無効である事も判断できなかった。
【０００４】
さらに、同期がとれない状態では、無効な処理期間を異常に早いクロックや遅いクロックで動作する不安定な回路動作で、回路にかかる負担が大きく、無駄な消費電力を要するという問題があった。
【０００５】
【課題を解決するための手段】
本発明は上記課題を解決するために、同期検出回路が同期を検出していない期間は、出力データにデータが無効である事を示す制御フラグを付加すること、または、出力データを無効な値にする事を特徴とし、また、復調回路を水晶発振クロックで安定動作させる事、もしくは復調回路へのクロック供給を停止させる事を特徴とする。
【０００６】
【作用】
本発明は上記の手段によって、復調されるデータがどんな値であっても、以降の回路でフラグの状態を検出する事で、復調されて出力されるデータの同期状態による有効性を認識でき、または、データそのものを無効な値にする事で、以降の回路で通常の処理をするだけで、同期状態によるデータの有効性がわかる。
【０００７】
さらに、クロックを切替えて常に回路の安定動作を補償することや、クロックを停止させる事でも、同期検出まで、初期設定などのために回路を動作させる事が可能なほか、以降につながる他の信号処理回路での誤り検出等の誤認識も防ぐ事が出来る。
【０００８】
【実施例】
（第１の実施例）
図１は本発明の第１の実施例および第２の実施例における復調回路の構成を示すものである。図１において、ＲＸはディジタル・オーディオ・インターフェース入力、１１はＰＬＬによって、ＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを、分周器１２によって分周した抽出クロック、１３はＲＸと抽出クロック１１との同期を検出し、同期検出信号ＤＩＬＯＣＫを出力する同期検出回路、１４はＲＸからオーディオデータ、ユーザービットデータ、チャネルステータスビット（以下Ｃビット）データ等を復調する復調回路、１５は復調されたＣビットデータを受けて、Ｃビットデータが有効または無効である制御を施しＣＢＴＯとして出力する出力回路、１６はクロック抽出回路となるＰＬＬ回路である。
【０００９】
図２は、本発明の第１の実施例における図１の出力回路１５の構成を示すものである。２１は３２個のロードつきフリップフロップで構成された、３２ビットシフトレジスタ、２２は制御フラグ付加用セット（Ｓ）リセット（Ｒ）つきフリップフロップ、２３はフリップフロップ２２を制御するフラグ制御回路、ＣＬＤは復調されたＣビットデータを３２ビットシフトレジスタ２１にロードするロード信号、ＣＢＴＯは出力回路１５から出力される、先頭に制御ビットが付加されたＣビットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出力クロック、ＤＩＬＯＣＫは同期検出回路１３で検出された同期検出信号、ＣＢＴＯＥはＣＢＴＯの出力イネーブル信号である。
【００１０】
図３は第１の実施例における、図２の回路のタイミングチャートを示すものである。ＣＢＴＯはＳＣＬＫの立上りで出力される。ＲＯＫＦは２２のレジスタで設定され、ＣＢＴＯの先頭に付加される制御フラグである。また、ＣＢＴＯ波形内の数字は、ＣビットデータのＭＳＢからの順番を表す。
【００１１】
以下本発明の復調回路の第１の実施例について、図１、図２および図３を用いてその動作を説明する。
【００１２】
図１のＲＸを復調回路１４で復調し、Ｃビットデータのブロック単位の、先頭から３２ビットをパラレルで、Ｃビットロード信号ＣＬＤのタイミングで出力回路１５へ出力する。ＶＣＯＣＫを、分周器１２によって分周したクロック１１とＲＸとの同期検出を、同期検出回路１３によって行なう。同期が確定すると、同期検出信号ＤＩＬＯＣＫが”Ｈ”になる。今、図１の出力回路が図２の構成をしており、同期検出回路１３で同期が検出されない期間であり、同期検出信号ＤＩＬＯＣＫが”Ｌ”であるとする。この時、ＣＢＴＯ出力イネーブル信号ＣＢＴＯＥがディゼーブル（”Ｌ”）の期間であれば、ＣＬＤのタイミングで３２ビットのＣビットデータが３２ビットレジスタ２１にロードされると同時に、制御フラグレジスタ２２は、フラグ制御回路２３によりリセットされ”０”がセットされる。次に、出力イネーブルＣＢＴＯＥが”Ｈ”に変わると、ＣＢＴＯからは”Ｌ”が出力されたままであるので、この後に続く、３２ビットシフトレジスタ２１にあるＣビットデータは無効なデータである事がわかる。
【００１３】
ＤＩＬＯＣＫが”Ｈ”に変わり、ＣＢＴＯＥが”Ｌ”の期間であれば、ＣＬＤによりＣビットデータをロードすると同時に、制御フラグレジスタ２２にはフラグ制御回路２３により”１”がセットされる。次に、出力イネーブルＣＢＴＯＥが”Ｈ”に変わると、ＣＢＴＯからは”Ｈ”が出力され、この後に続く、３２ビットシフトレジスタ２１にあるＣビットデータは有効なデータである事がわかるので、出力クロックＳＣＬＫによってＣビットデータが出力されることになる。なお、出力完了後、ＣＢＴＯＥが再び”Ｌ”に変わると、誤動作を防ぐため制御フラグレジスタ２２は必ずリセットされる。このようにする事で、以降の回路では、出力イネーブルＣＢＴＯＥが”Ｈ”になった後出力される最初のＣＢＴＯの値を見る事により、データの有効性が判断でき、さらにはディジタルインのＰＬＬがロックしているかどうかの判断も可能となる。
【００１４】
（第２の実施例）
図４は本発明の第２の実施例における、図１の出力回路１５の構成を示すものである。ＣＢＴＯは出力回路１５から出力される制御されたＣビットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出力クロック、ＤＩＬＯＣＫは同期検出信号、ＣＢＴＯＥはＣＢＴＯの出力イネーブル信号、ＣＬＤは復調されたＣビットデータを３２ビットシフトレジスタ２１にロードするロード信号、４１は１区切りがロードつきフリップフロップで構成される３２ビットシフトレジスタ、４１の区切り中の数字は、ＤＩＬＯＣＫが”Ｌ”のときにセットされる値を示している。４２は出力段レジスタ、４３は３２ビットのＣビットデータを有効あるいは無効な値に制御するデータ制御回路で、ロード信号ＬＤとロードするデータＤＡを３２ビットそれぞれについて出力し、その出力は４１のフリップフロップ１つ１つに接続されている。
【００１５】
図５は第２の実施例における図４の回路のタイミングチャートを示すものである。ＣＢＴＯはＳＣＬＫの立上りに同期して出力される。ＣＢＴＯは３２ビットレジスタ４１の、ＤＩＬＯＣＫが”Ｌ”の時の設定データのシリアル出力の波形である。
【００１６】
表１は、第２の実施例におけるＣビットデータの、レジスタに設定される無効な値を示している。データはＣビットのブロック単位の上位３２ビットである。
【００１７】
【表１】
【００１８】
以下本発明の復調回路の第２の実施例について、図１、図４および図５を用いてその動作を説明する。
【００１９】
図１の出力回路が図４の構成をしており、同期検出信号ＤＩＬＯＣＫが”Ｌ”であるとする。この時、ＣＢＴＯ出力イネーブル信号ＣＢＴＯＥがディゼーブル（”Ｌ”）の期間であれば、ＣＬＤのタイミングで３２ビットシフトレジスタ４１には、データ制御回路４２によって、表１に示すような、ディジタル・オーディオ・インターフェース規格で未規定あるいは無指定とされている値を設定する。設定は、ロード信号ＬＤにより、制御された無効なデータＤＡを４１の個々のフリップフロップにロードすることで行なう。ＣＢＴＯＥが”Ｈ”に変わると、図５に示すように、出力クロックＳＣＬＫでＣＢＴＯからはＣビットフォーマットに則った無効なデータが、Ｃビットブロック単位の０ビット目から３１ビット目までＭＳＢファーストで（３１ビット目から）、シリアル出力される。次のデータがＣＬＤでロードされるまでは、３２ビットレジスタは前記したＣビットフォーマットに則った無効なデータが保持される。
【００２０】
ＤＩＬＯＣＫが”Ｈ”で、ＣＢＴＯＥが”Ｌ”の期間であれば、ＣＬＤのタイミングで３２ビットシフトレジスタ４１には、復調された３２ビットのＣビットデータがロードされ、出力イネーブルが”Ｈ”になるとＳＣＬＫで有効なＣビットデータがＣＢＴＯから出力される。したがって、以降の回路で、データが有効か無効かを通常の処理を行なうだけで判別でき、誤検出等を防ぐ事が出来る。
【００２１】
（第３の実施例）
図６は本発明の第３の実施例における復調回路の構成を示すものである。図６において、ＲＸはディジタル・オーディオ・インターフェース入力、６１はＰＬＬによってＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを、分周器６２によって分周した抽出クロック、ＭＣＫＰは６１を分周して作ったＰＬＬ系基本クロック、ＭＣＫＡは水晶発振により生成された、水晶系基本クロック、６５はＰＬＬ系基本クロックＭＣＫＰと水晶系基本クロックＭＣＫＡとを選択するクロック選択回路、ＭＣＫＳは、クロック選択回路６５で選択されたクロック、６３はＲＸと抽出クロック６１との同期を検出する同期検出回路、６４はＲＸを復調する復調回路、６６はクロック抽出回路となるＰＬＬ回路である。
【００２２】
図７は第３の実施例におけるタイミングチャートを示すものである。ＤＩＬＯＣＫは同期検出回路６５で検出された同期検出信号、ＭＣＫＰはＰＬＬ系基本クロック、ＭＣＫＡは水晶系基本クロックで、ＭＣＫＳはクロック選択回路６５通過後の出力である。
【００２３】
以下本発明の復調回路の第３の実施例について、図６および図７を用いてその動作を説明する。
【００２４】
図６の構成で、同期検出回路６３によって同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫが”Ｌ”の期間は、ＲＸの復調回路６４へ供給される動作クロックには、図７に示すように水晶系基本クロックＭＣＫＡをクロック選択回路６５で選択し、ＭＣＫＳとして出力する。また、６３で同期が検出され、同期検出信号ＤＩＬＯＣＫが”Ｈ”の期間は、ＰＬＬ系基本クロックであるＭＣＫＰを６４の動作クロックＭＣＫＳとして出力する。これにより復調回路の常に安定したクロック動作を補償し、同期検出までの期間の回路の有効活用が容易となるほか、消費電力の低減にもつながる。
【００２５】
（第４の実施例）
図８は本発明の第４の実施例における復調回路の構成を示すものである。図８において、ＲＸはディジタル・オーディオ・インターフェース入力、８１はＰＬＬによってＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを分周器８２によって分周した抽出クロック、ＬＲＣＫＰは、８１を分周して作られたＰＬＬ系ＬＲ識別クロック、８３はＲＸと抽出クロック８１との同期を検出し同期検出信号ＤＩＬＯＣＫを出力する同期検出回路、８４はＲＸを復調する復調回路、８５はＰＬＬ系ＬＲ識別クロックＬＲＣＫＰを制御するクロック停止回路、８６はクロック抽出回路となるＰＬＬ回路、ＬＲＣＫＳは停止回路通過後のＰＬＬ系ＬＲ識別クロックである。
【００２６】
図９は第４の実施例におけるタイミングチャートを示すものである。
以下本発明の復調回路の第４の実施例似ついて、図８および図９を用いてその動作を説明する。
【００２７】
図８の構成で、同期検出回路８３によって同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫが”Ｌ”の期間は、クロック停止回路８５で、ＰＬＬ系クロックＬＲＣＫＰを停止させ、ＲＸの復調回路８４へ供給される動作クロックＬＲＣＫＳは、図９に示すように”Ｌ”固定とし復調回路８４の動作を停止させる。また、８３で同期が検出され、同期検出信号ＤＩＬＯＣＫが”Ｈ”の期間は、ＰＬＬ系クロックであるＬＲＣＫＰを８４のＬＲ識別クロックＬＲＣＫＳとして出力する事で、同期のとれたきれいなクロック以外は復調回路８４へ供給されないようにする。このことで、無駄な動作時の消費電力を減少させることができる。
【００２８】
なお第１、第２、第３および第４の実施例では、ディジタル・オーディオ・インターフェース回路に関してであったが、他のクロック抽出回路を備えた回路でも同様にして行なえる。
【００２９】
また第１および第２の実施例では、出力回路は、シリアル出力であったが、パラレル出力であっても同様にして実現できる。
【００３０】
また第１および第２の実施例では、ＳＣＬＫは連続クロックではなかったが、連続クロックでも同様にして行なえる。
【００３１】
また第１および第２の実施例では、出力回路は出力イネーブルで制御されていたが、制御されていなくても実施できる。
【００３２】
また第１および第２の実施例では、Ｃビットデータに関するものであったが、オーディオデータ等の他のデータであっても同様にして行なえる。
【００３３】
また第１の実施例で、制御フラグは出力データの先頭に付加したが、データ列の任意の場所であっても良い。
【００３４】
また第１の実施例で、制御フラグの有効値は１、無効値は０であったが、逆であっても良い。
【００３５】
また第２の実施例で、表１にＣビットの無効なデータを示したが、その限りではない。
【００３６】
また第３および第４の実施例で、ＰＬＬ系クロックおよび水晶系クロックは１クロックのみしか選択していないが、それぞれ複数クロックであっても良い。
【００３７】
【発明の効果】
以上のように本発明は、同期検出信号を利用して、出力回路で出力信号に、同期状態を反映させた制御フラグを付加することにより、以降の回路で同期状態によるデータの有効性を簡単に判断でき、かつ同期状態も把握することが可能となることで、以降の回路での判断回路規模の削減につながり、場合によっては以降の回路動作を停止させる事で、消費電力の削減にもつながる。
【００３８】
また、同期が検出できない期間は復調されたデータを無効な値にして出力する事で、以降の回路で特別な処理回路を持つことなく、通常の処理でデータが無効なものであることが判断でき、回路規模の大幅な削減を可能とし、さらには、無効なデータである事から、スピーカーやディスプレイ等への雑音を防止することが、特別な処理なしで可能となる。
【００３９】
また、復調回路の動作クロックを同期状態により切替える事で、同期が検出されない期間に、安定クロック動作をさせることで初期設定等への回路利用が可能となり、異常周波数で動作していた回路の過剰電流の発生等も防ぎ、消費電力を低減できる。
【００４０】
さらに、同期が検出されない期間は、復調回路の動作クロックを停止させる事で大幅な消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例における復調回路の概略図
【図２】本発明の第１の実施例における出力回路の概略図
【図３】本発明の第１の実施例における出力回路のタイミングチャート
【図４】本発明の第２の実施例における出力回路の概略図
【図５】本発明の第２の実施例における出力回路のタイミングチャート
【図６】本発明の第３の実施例における復調回路の概略図
【図７】本発明の第３の実施例における出力回路のタイミングチャート
【図８】本発明の第４の実施例における復調回路の概略図
【図９】本発明の第４の実施例における出力回路のタイミングチャート
【符号の説明】
ＲＸ ディジタル・オーディオ・インターフェース入力
ＶＣＯＣＫ ＰＬＬにより抽出されたＶＣＯ発振クロック
ＤＩＬＯＣＫ 同期検出信号
１１ ＶＣＯＣＫを分周した抽出クロック
１２ ＶＣＯＣＫを分周する分周器
１３ 同期検出回路
１４ ＲＸの復調回路
１５ Ｃビット出力回路
１６ クロック抽出回路となるＰＬＬ回路
２１ ３２ビットロードつきシフトレジスタ
２２ セットリセットつきフリップフロップ
２３ フラグ制御回路
ＣＬＤ Ｃビットデータロード信号
ＣＢＴＯ Ｃビットデータ出力信号
ＳＣＬＫ ＣＢＴＯ出力クロック
ＣＢＴＯＥ ＣＢＴＯ出力イネーブル
ＲＯＫＦ 制御フラグ
４１ ３２ビットロードつきシフトレジスタ
４２ 出力段レジスタ
４３ データ制御回路
ＬＤ データロード信号
ＤＡ 制御されたＣビットデータ
６１ ＶＣＯＣＫを分周した抽出クロック
６２ ＶＣＯＣＫを分周する分周器
６３ 同期検出回路
６４ ＲＸの復調回路
６５ クロック選択回路
ＭＣＫＰ ＰＬＬ系基本クロック
ＭＣＫＡ 水晶系基本クロック
ＭＣＫＳ 選択後の基本クロック
８１ ＶＣＯＣＫを分周した抽出クロック
８２ ＶＣＯＣＫを分周する分周器
８３ 同期検出回路
８４ ＲＸの復調回路
８５ クロック停止回路
ＬＲＣＫＰ ＰＬＬ系ＬＲ識別クロック
ＬＲＣＫＳ 停止制御後のＬＲ識別クロック
【産業上の利用分野】
本発明は、例えばディジタル・オーディオ・インターフェース回路等のクロック抽出回路を有した、ディジタル集積回路に関するものである。
【０００２】
【従来の技術】
近年、さまざまなオーディオ機器は、それらをシリアルのインターフェースで接続し、ディジタル・オーディオ・インターフェースのように信号のやりとりを行なう機会が多くなってきている。従来、ディジタル・オーディオ・インターフェースでは、ディジタル入力から、ＰＬＬによってクロックを抽出し、そのクロックを用いてディジタル入力からのデータを復調している。ＰＬＬがロックしていない期間では、不安定なクロックでデータを復調し、例えばチャネルステータスビット（Ｃビット）も、誤ったデータを以降の回路へ出力していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法では、値によっては、誤ったデータでも無効値になるとは限らず、後段の回路でデータが無効である事も判断できなかった。
【０００４】
さらに、同期がとれない状態では、無効な処理期間を異常に早いクロックや遅いクロックで動作する不安定な回路動作で、回路にかかる負担が大きく、無駄な消費電力を要するという問題があった。
【０００５】
【課題を解決するための手段】
本発明は上記課題を解決するために、同期検出回路が同期を検出していない期間は、出力データにデータが無効である事を示す制御フラグを付加すること、または、出力データを無効な値にする事を特徴とし、また、復調回路を水晶発振クロックで安定動作させる事、もしくは復調回路へのクロック供給を停止させる事を特徴とする。
【０００６】
【作用】
本発明は上記の手段によって、復調されるデータがどんな値であっても、以降の回路でフラグの状態を検出する事で、復調されて出力されるデータの同期状態による有効性を認識でき、または、データそのものを無効な値にする事で、以降の回路で通常の処理をするだけで、同期状態によるデータの有効性がわかる。
【０００７】
さらに、クロックを切替えて常に回路の安定動作を補償することや、クロックを停止させる事でも、同期検出まで、初期設定などのために回路を動作させる事が可能なほか、以降につながる他の信号処理回路での誤り検出等の誤認識も防ぐ事が出来る。
【０００８】
【実施例】
（第１の実施例）
図１は本発明の第１の実施例および第２の実施例における復調回路の構成を示すものである。図１において、ＲＸはディジタル・オーディオ・インターフェース入力、１１はＰＬＬによって、ＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを、分周器１２によって分周した抽出クロック、１３はＲＸと抽出クロック１１との同期を検出し、同期検出信号ＤＩＬＯＣＫを出力する同期検出回路、１４はＲＸからオーディオデータ、ユーザービットデータ、チャネルステータスビット（以下Ｃビット）データ等を復調する復調回路、１５は復調されたＣビットデータを受けて、Ｃビットデータが有効または無効である制御を施しＣＢＴＯとして出力する出力回路、１６はクロック抽出回路となるＰＬＬ回路である。
【０００９】
図２は、本発明の第１の実施例における図１の出力回路１５の構成を示すものである。２１は３２個のロードつきフリップフロップで構成された、３２ビットシフトレジスタ、２２は制御フラグ付加用セット（Ｓ）リセット（Ｒ）つきフリップフロップ、２３はフリップフロップ２２を制御するフラグ制御回路、ＣＬＤは復調されたＣビットデータを３２ビットシフトレジスタ２１にロードするロード信号、ＣＢＴＯは出力回路１５から出力される、先頭に制御ビットが付加されたＣビットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出力クロック、ＤＩＬＯＣＫは同期検出回路１３で検出された同期検出信号、ＣＢＴＯＥはＣＢＴＯの出力イネーブル信号である。
【００１０】
図３は第１の実施例における、図２の回路のタイミングチャートを示すものである。ＣＢＴＯはＳＣＬＫの立上りで出力される。ＲＯＫＦは２２のレジスタで設定され、ＣＢＴＯの先頭に付加される制御フラグである。また、ＣＢＴＯ波形内の数字は、ＣビットデータのＭＳＢからの順番を表す。
【００１１】
以下本発明の復調回路の第１の実施例について、図１、図２および図３を用いてその動作を説明する。
【００１２】
図１のＲＸを復調回路１４で復調し、Ｃビットデータのブロック単位の、先頭から３２ビットをパラレルで、Ｃビットロード信号ＣＬＤのタイミングで出力回路１５へ出力する。ＶＣＯＣＫを、分周器１２によって分周したクロック１１とＲＸとの同期検出を、同期検出回路１３によって行なう。同期が確定すると、同期検出信号ＤＩＬＯＣＫが”Ｈ”になる。今、図１の出力回路が図２の構成をしており、同期検出回路１３で同期が検出されない期間であり、同期検出信号ＤＩＬＯＣＫが”Ｌ”であるとする。この時、ＣＢＴＯ出力イネーブル信号ＣＢＴＯＥがディゼーブル（”Ｌ”）の期間であれば、ＣＬＤのタイミングで３２ビットのＣビットデータが３２ビットレジスタ２１にロードされると同時に、制御フラグレジスタ２２は、フラグ制御回路２３によりリセットされ”０”がセットされる。次に、出力イネーブルＣＢＴＯＥが”Ｈ”に変わると、ＣＢＴＯからは”Ｌ”が出力されたままであるので、この後に続く、３２ビットシフトレジスタ２１にあるＣビットデータは無効なデータである事がわかる。
【００１３】
ＤＩＬＯＣＫが”Ｈ”に変わり、ＣＢＴＯＥが”Ｌ”の期間であれば、ＣＬＤによりＣビットデータをロードすると同時に、制御フラグレジスタ２２にはフラグ制御回路２３により”１”がセットされる。次に、出力イネーブルＣＢＴＯＥが”Ｈ”に変わると、ＣＢＴＯからは”Ｈ”が出力され、この後に続く、３２ビットシフトレジスタ２１にあるＣビットデータは有効なデータである事がわかるので、出力クロックＳＣＬＫによってＣビットデータが出力されることになる。なお、出力完了後、ＣＢＴＯＥが再び”Ｌ”に変わると、誤動作を防ぐため制御フラグレジスタ２２は必ずリセットされる。このようにする事で、以降の回路では、出力イネーブルＣＢＴＯＥが”Ｈ”になった後出力される最初のＣＢＴＯの値を見る事により、データの有効性が判断でき、さらにはディジタルインのＰＬＬがロックしているかどうかの判断も可能となる。
【００１４】
（第２の実施例）
図４は本発明の第２の実施例における、図１の出力回路１５の構成を示すものである。ＣＢＴＯは出力回路１５から出力される制御されたＣビットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出力クロック、ＤＩＬＯＣＫは同期検出信号、ＣＢＴＯＥはＣＢＴＯの出力イネーブル信号、ＣＬＤは復調されたＣビットデータを３２ビットシフトレジスタ２１にロードするロード信号、４１は１区切りがロードつきフリップフロップで構成される３２ビットシフトレジスタ、４１の区切り中の数字は、ＤＩＬＯＣＫが”Ｌ”のときにセットされる値を示している。４２は出力段レジスタ、４３は３２ビットのＣビットデータを有効あるいは無効な値に制御するデータ制御回路で、ロード信号ＬＤとロードするデータＤＡを３２ビットそれぞれについて出力し、その出力は４１のフリップフロップ１つ１つに接続されている。
【００１５】
図５は第２の実施例における図４の回路のタイミングチャートを示すものである。ＣＢＴＯはＳＣＬＫの立上りに同期して出力される。ＣＢＴＯは３２ビットレジスタ４１の、ＤＩＬＯＣＫが”Ｌ”の時の設定データのシリアル出力の波形である。
【００１６】
表１は、第２の実施例におけるＣビットデータの、レジスタに設定される無効な値を示している。データはＣビットのブロック単位の上位３２ビットである。
【００１７】
【表１】
以下本発明の復調回路の第２の実施例について、図１、図４および図５を用いてその動作を説明する。
【００１９】
図１の出力回路が図４の構成をしており、同期検出信号ＤＩＬＯＣＫが”Ｌ”であるとする。この時、ＣＢＴＯ出力イネーブル信号ＣＢＴＯＥがディゼーブル（”Ｌ”）の期間であれば、ＣＬＤのタイミングで３２ビットシフトレジスタ４１には、データ制御回路４２によって、表１に示すような、ディジタル・オーディオ・インターフェース規格で未規定あるいは無指定とされている値を設定する。設定は、ロード信号ＬＤにより、制御された無効なデータＤＡを４１の個々のフリップフロップにロードすることで行なう。ＣＢＴＯＥが”Ｈ”に変わると、図５に示すように、出力クロックＳＣＬＫでＣＢＴＯからはＣビットフォーマットに則った無効なデータが、Ｃビットブロック単位の０ビット目から３１ビット目までＭＳＢファーストで（３１ビット目から）、シリアル出力される。次のデータがＣＬＤでロードされるまでは、３２ビットレジスタは前記したＣビットフォーマットに則った無効なデータが保持される。
【００２０】
ＤＩＬＯＣＫが”Ｈ”で、ＣＢＴＯＥが”Ｌ”の期間であれば、ＣＬＤのタイミングで３２ビットシフトレジスタ４１には、復調された３２ビットのＣビットデータがロードされ、出力イネーブルが”Ｈ”になるとＳＣＬＫで有効なＣビットデータがＣＢＴＯから出力される。したがって、以降の回路で、データが有効か無効かを通常の処理を行なうだけで判別でき、誤検出等を防ぐ事が出来る。
【００２１】
（第３の実施例）
図６は本発明の第３の実施例における復調回路の構成を示すものである。図６において、ＲＸはディジタル・オーディオ・インターフェース入力、６１はＰＬＬによってＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを、分周器６２によって分周した抽出クロック、ＭＣＫＰは６１を分周して作ったＰＬＬ系基本クロック、ＭＣＫＡは水晶発振により生成された、水晶系基本クロック、６５はＰＬＬ系基本クロックＭＣＫＰと水晶系基本クロックＭＣＫＡとを選択するクロック選択回路、ＭＣＫＳは、クロック選択回路６５で選択されたクロック、６３はＲＸと抽出クロック６１との同期を検出する同期検出回路、６４はＲＸを復調する復調回路、６６はクロック抽出回路となるＰＬＬ回路である。
【００２２】
図７は第３の実施例におけるタイミングチャートを示すものである。ＤＩＬＯＣＫは同期検出回路６５で検出された同期検出信号、ＭＣＫＰはＰＬＬ系基本クロック、ＭＣＫＡは水晶系基本クロックで、ＭＣＫＳはクロック選択回路６５通過後の出力である。
【００２３】
以下本発明の復調回路の第３の実施例について、図６および図７を用いてその動作を説明する。
【００２４】
図６の構成で、同期検出回路６３によって同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫが”Ｌ”の期間は、ＲＸの復調回路６４へ供給される動作クロックには、図７に示すように水晶系基本クロックＭＣＫＡをクロック選択回路６５で選択し、ＭＣＫＳとして出力する。また、６３で同期が検出され、同期検出信号ＤＩＬＯＣＫが”Ｈ”の期間は、ＰＬＬ系基本クロックであるＭＣＫＰを６４の動作クロックＭＣＫＳとして出力する。これにより復調回路の常に安定したクロック動作を補償し、同期検出までの期間の回路の有効活用が容易となるほか、消費電力の低減にもつながる。
【００２５】
（第４の実施例）
図８は本発明の第４の実施例における復調回路の構成を示すものである。図８において、ＲＸはディジタル・オーディオ・インターフェース入力、８１はＰＬＬによってＲＸより抽出されたＶＣＯ発振クロックＶＣＯＣＫを分周器８２によって分周した抽出クロック、ＬＲＣＫＰは、８１を分周して作られたＰＬＬ系ＬＲ識別クロック、８３はＲＸと抽出クロック８１との同期を検出し同期検出信号ＤＩＬＯＣＫを出力する同期検出回路、８４はＲＸを復調する復調回路、８５はＰＬＬ系ＬＲ識別クロックＬＲＣＫＰを制御するクロック停止回路、８６はクロック抽出回路となるＰＬＬ回路、ＬＲＣＫＳは停止回路通過後のＰＬＬ系ＬＲ識別クロックである。
【００２６】
図９は第４の実施例におけるタイミングチャートを示すものである。
以下本発明の復調回路の第４の実施例似ついて、図８および図９を用いてその動作を説明する。
【００２７】
図８の構成で、同期検出回路８３によって同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫが”Ｌ”の期間は、クロック停止回路８５で、ＰＬＬ系クロックＬＲＣＫＰを停止させ、ＲＸの復調回路８４へ供給される動作クロックＬＲＣＫＳは、図９に示すように”Ｌ”固定とし復調回路８４の動作を停止させる。また、８３で同期が検出され、同期検出信号ＤＩＬＯＣＫが”Ｈ”の期間は、ＰＬＬ系クロックであるＬＲＣＫＰを８４のＬＲ識別クロックＬＲＣＫＳとして出力する事で、同期のとれたきれいなクロック以外は復調回路８４へ供給されないようにする。このことで、無駄な動作時の消費電力を減少させることができる。
【００２８】
なお第１、第２、第３および第４の実施例では、ディジタル・オーディオ・インターフェース回路に関してであったが、他のクロック抽出回路を備えた回路でも同様にして行なえる。
【００２９】
また第１および第２の実施例では、出力回路は、シリアル出力であったが、パラレル出力であっても同様にして実現できる。
【００３０】
また第１および第２の実施例では、ＳＣＬＫは連続クロックではなかったが、連続クロックでも同様にして行なえる。
【００３１】
また第１および第２の実施例では、出力回路は出力イネーブルで制御されていたが、制御されていなくても実施できる。
【００３２】
また第１および第２の実施例では、Ｃビットデータに関するものであったが、オーディオデータ等の他のデータであっても同様にして行なえる。
【００３３】
また第１の実施例で、制御フラグは出力データの先頭に付加したが、データ列の任意の場所であっても良い。
【００３４】
また第１の実施例で、制御フラグの有効値は１、無効値は０であったが、逆であっても良い。
【００３５】
また第２の実施例で、表１にＣビットの無効なデータを示したが、その限りではない。
【００３６】
また第３および第４の実施例で、ＰＬＬ系クロックおよび水晶系クロックは１クロックのみしか選択していないが、それぞれ複数クロックであっても良い。
【００３７】
【発明の効果】
以上のように本発明は、同期検出信号を利用して、出力回路で出力信号に、同期状態を反映させた制御フラグを付加することにより、以降の回路で同期状態によるデータの有効性を簡単に判断でき、かつ同期状態も把握することが可能となることで、以降の回路での判断回路規模の削減につながり、場合によっては以降の回路動作を停止させる事で、消費電力の削減にもつながる。
【００３８】
また、同期が検出できない期間は復調されたデータを無効な値にして出力する事で、以降の回路で特別な処理回路を持つことなく、通常の処理でデータが無効なものであることが判断でき、回路規模の大幅な削減を可能とし、さらには、無効なデータである事から、スピーカーやディスプレイ等への雑音を防止することが、特別な処理なしで可能となる。
【００３９】
また、復調回路の動作クロックを同期状態により切替える事で、同期が検出されない期間に、安定クロック動作をさせることで初期設定等への回路利用が可能となり、異常周波数で動作していた回路の過剰電流の発生等も防ぎ、消費電力を低減できる。
【００４０】
さらに、同期が検出されない期間は、復調回路の動作クロックを停止させる事で大幅な消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例における復調回路の概略図
【図２】本発明の第１の実施例における出力回路の概略図
【図３】本発明の第１の実施例における出力回路のタイミングチャート
【図４】本発明の第２の実施例における出力回路の概略図
【図５】本発明の第２の実施例における出力回路のタイミングチャート
【図６】本発明の第３の実施例における復調回路の概略図
【図７】本発明の第３の実施例における出力回路のタイミングチャート
【図８】本発明の第４の実施例における復調回路の概略図
【図９】本発明の第４の実施例における出力回路のタイミングチャート
【符号の説明】
ＲＸ ディジタル・オーディオ・インターフェース入力
ＶＣＯＣＫ ＰＬＬにより抽出されたＶＣＯ発振クロック
ＤＩＬＯＣＫ 同期検出信号
１１ ＶＣＯＣＫを分周した抽出クロック
１２ ＶＣＯＣＫを分周する分周器
１３ 同期検出回路
１４ ＲＸの復調回路
１５ Ｃビット出力回路
１６ クロック抽出回路となるＰＬＬ回路
２１ ３２ビットロードつきシフトレジスタ
２２ セットリセットつきフリップフロップ
２３ フラグ制御回路
ＣＬＤ Ｃビットデータロード信号
ＣＢＴＯ Ｃビットデータ出力信号
ＳＣＬＫ ＣＢＴＯ出力クロック
ＣＢＴＯＥ ＣＢＴＯ出力イネーブル
ＲＯＫＦ 制御フラグ
４１ ３２ビットロードつきシフトレジスタ
４２ 出力段レジスタ
４３ データ制御回路
ＬＤ データロード信号
ＤＡ 制御されたＣビットデータ
６１ ＶＣＯＣＫを分周した抽出クロック
６２ ＶＣＯＣＫを分周する分周器
６３ 同期検出回路
６４ ＲＸの復調回路
６５ クロック選択回路
ＭＣＫＰ ＰＬＬ系基本クロック
ＭＣＫＡ 水晶系基本クロック
ＭＣＫＳ 選択後の基本クロック
８１ ＶＣＯＣＫを分周した抽出クロック
８２ ＶＣＯＣＫを分周する分周器
８３ 同期検出回路
８４ ＲＸの復調回路
８５ クロック停止回路
ＬＲＣＫＰ ＰＬＬ系ＬＲ識別クロック
ＬＲＣＫＳ 停止制御後のＬＲ識別クロック
Claims (3)
- 入力データからクロックを抽出するクロック抽出手段と、
入力データからデータを復調する復調手段と、
前記入力データと前記クロック抽出手段により抽出されたクロックとの同期を検出する同期検出手段と、
前記復調手段で復調されたデータを出力し、且つ前記同期検出手段で同期が検出されない期間は、データをディジタル・オーディオ・インターフェース規格で未規定あるいは無指定とされている値にする出力手段とを備えたことを特徴とする復調回路。 - 同期検出手段で同期が検出されない期間は、水晶発振クロックを選択し、前記同期検出手段で同期が検出される期間は、クロック抽出手段によって抽出されたクロックを選択する選択手段を備え、
復調手段は、前記選択手段で選択されたクロックを動作クロックとすることを特徴とする請求項１記載の復調回路。 - 復調手段は、クロック抽出手段によって抽出されたクロックで動作し、
同期検出手段で同期が検出されない期間は、前記復調手段の動作クロックを停止させるクロック停止手段を備えたことを特徴とする請求項１記載の復調回路。
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