JPH04104615A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH04104615A JPH04104615A JP2223004A JP22300490A JPH04104615A JP H04104615 A JPH04104615 A JP H04104615A JP 2223004 A JP2223004 A JP 2223004A JP 22300490 A JP22300490 A JP 22300490A JP H04104615 A JPH04104615 A JP H04104615A
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- JP
- Japan
- Prior art keywords
- clock
- input
- signal
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック断検出回路に関し、特に位相同期発振
回路く以下ＰＬＯ回路と略称する）を含んだクロック受
信回路におけるビット断検出を行なうクロック断検出回
路に関する。
回路く以下ＰＬＯ回路と略称する）を含んだクロック受
信回路におけるビット断検出を行なうクロック断検出回
路に関する。
従来、この種のクロック断検出回路は、入力クロック信
号のある周期以上にわたる断を検出しており、モノステ
イブルマルチバイブレータ素子およびその定数回路によ
り構成されていた。
号のある周期以上にわたる断を検出しており、モノステ
イブルマルチバイブレータ素子およびその定数回路によ
り構成されていた。
上述した従来のクロック断検出回路は、モノステイブル
マルチバイブレータ素子およびその定数回路で構成され
ているので、モノステイブルマルチバイブレータの素子
の動作規定外の高速入力信号には使用できず、また入力
クロック周波数によってその定数回路の部品選択を変更
しなければならないという欠点がある。
マルチバイブレータ素子およびその定数回路で構成され
ているので、モノステイブルマルチバイブレータの素子
の動作規定外の高速入力信号には使用できず、また入力
クロック周波数によってその定数回路の部品選択を変更
しなければならないという欠点がある。
本発明のクロック断検出回路は、位相同期発振回路を含
むクロック受信回路に入力する入力クロック信号の断状
態を検出するクロック断検出回路であって、入力クロッ
ク信号のクロック数の１／ｎ（ｎは１よりも大きい正の
整数）をカウントしつつ入力位相比較信号として出力す
る入力カウンタ回路と、自己の出力にもとづいて形成さ
れる出力位相比較信号と前記入力位相比較信号を入力し
つつ位相比較を行ない入力クロック信号との位相同期お
よび周波数同期を確保したクロック信号を発生する位相
同期発振回路と、前記位相同期発振回路の出力するクロ
ック信号の１ ／ ｎをカウントしつつ前記出力位相比
較信号として出力する出力カウンタ回路と、入力クロッ
ク信号でカウントをセットし前記出力位相比較信号でカ
ウントをリセットした入力クロック信号のカウント数に
もとづいて入力クロック信号の断状態を判定し警報信号
を出力する警報回路とを備えて構成される。
むクロック受信回路に入力する入力クロック信号の断状
態を検出するクロック断検出回路であって、入力クロッ
ク信号のクロック数の１／ｎ（ｎは１よりも大きい正の
整数）をカウントしつつ入力位相比較信号として出力す
る入力カウンタ回路と、自己の出力にもとづいて形成さ
れる出力位相比較信号と前記入力位相比較信号を入力し
つつ位相比較を行ない入力クロック信号との位相同期お
よび周波数同期を確保したクロック信号を発生する位相
同期発振回路と、前記位相同期発振回路の出力するクロ
ック信号の１ ／ ｎをカウントしつつ前記出力位相比
較信号として出力する出力カウンタ回路と、入力クロッ
ク信号でカウントをセットし前記出力位相比較信号でカ
ウントをリセットした入力クロック信号のカウント数に
もとづいて入力クロック信号の断状態を判定し警報信号
を出力する警報回路とを備えて構成される。
次に、図面を参照して本発明を説明する。
第１図は本発明の一実施例のブロック図であり、また第
２図は第１図の実施例の動作を説明するためのタイミン
グチャートである。
２図は第１図の実施例の動作を説明するためのタイミン
グチャートである。
第１図の実施例は、入力クロック信号１を１／ｎカウン
ト、本実施例においては１／８カウントし、そのカウン
ト出力を入力位相比較信号２として出力する入力カウン
タ回路６と、入力位相比較信号２と自己の出力にもとづ
いて形成される出力位相比較信号４を入力とし、これら
２つの位相比較信号の位相比較にもとづいて入力クロッ
ク信号１どの位相同期ならびに周波数同期のとれた出力
クロックとしての出力信号３を発生するＰＬＯ回＃＠７
と、ＰＬＯ回路７の出力する出力信号３を１７ ｎ 、
本実施例では１／８カウントして出力位相比較信号４と
して出力する出力カウンタ８と、入力クロック信号１で
カウントをセットされ、出力位相比較信号４でカウント
をリセットされる入力クロック信号１のカウント数にも
とづいてクロック断を検出し警報信号５を送出する警報
回路９とを備えて構成される。
ト、本実施例においては１／８カウントし、そのカウン
ト出力を入力位相比較信号２として出力する入力カウン
タ回路６と、入力位相比較信号２と自己の出力にもとづ
いて形成される出力位相比較信号４を入力とし、これら
２つの位相比較信号の位相比較にもとづいて入力クロッ
ク信号１どの位相同期ならびに周波数同期のとれた出力
クロックとしての出力信号３を発生するＰＬＯ回＃＠７
と、ＰＬＯ回路７の出力する出力信号３を１７ ｎ 、
本実施例では１／８カウントして出力位相比較信号４と
して出力する出力カウンタ８と、入力クロック信号１で
カウントをセットされ、出力位相比較信号４でカウント
をリセットされる入力クロック信号１のカウント数にも
とづいてクロック断を検出し警報信号５を送出する警報
回路９とを備えて構成される。
次に、第１図の実施例の動作について説明する。
入力クロック信号１は、入力カウンタ回路６に入力され
て１／８カウント数の入力位相比較信号２に変換され、
この入力位相比較信号２はＰＬＯ回路７に入力さえる。
て１／８カウント数の入力位相比較信号２に変換され、
この入力位相比較信号２はＰＬＯ回路７に入力さえる。
ＰＬＯ回路７の出力する出力信号３は、出力力ウンタ回
路８に入力されて１／８カウント数の出力位相比較信号
４に変換され、この出力位相比較信号４もＰＬＯ回路７
に入力される。
路８に入力されて１／８カウント数の出力位相比較信号
４に変換され、この出力位相比較信号４もＰＬＯ回路７
に入力される。
ＰＬＯ回路７は、入力された入力位相比較信号２と出力
位相比較信号４どの位相比較にもとついて入力クロック
信号１に位相同期および周波数同期した出力信号３を出
力する。
位相比較信号４どの位相比較にもとついて入力クロック
信号１に位相同期および周波数同期した出力信号３を出
力する。
警報回路９は、カウンタを内蔵し、入力クロック信号１
でカウントをセットし、出力カウンタ回路８の出力する
出力位相比較信号４でリセットされる。このカウンタ回
路９は、入力２０ツク信号１か第２図（ａ−Ｉ）に示す
如く正常な場合は、第２図（ｂ−Ｉ）に示す出力位相比
較信号４でリセットが入る前にカウント値８まで第２図
（Ｃ−■）に示す如くカウントを行ない、また入力クロ
ック信号１が異常で、たとえは第２図（ａ−Ｉ［）の場
合の例では、出力位相比較信号４でリセットか入る前に
カウント値として第２図（ｃ−ＩＩ）に示す如く５まで
カウントを行なう。
でカウントをセットし、出力カウンタ回路８の出力する
出力位相比較信号４でリセットされる。このカウンタ回
路９は、入力２０ツク信号１か第２図（ａ−Ｉ）に示す
如く正常な場合は、第２図（ｂ−Ｉ）に示す出力位相比
較信号４でリセットが入る前にカウント値８まで第２図
（Ｃ−■）に示す如くカウントを行ない、また入力クロ
ック信号１が異常で、たとえは第２図（ａ−Ｉ［）の場
合の例では、出力位相比較信号４でリセットか入る前に
カウント値として第２図（ｃ−ＩＩ）に示す如く５まで
カウントを行なう。
入力クロック信号の断の有無を判定する場合、第２図（
ｃ−Ｉ）に示す如く、クロックがすべてカウントされた
状態では勿論断状態がないと判定できるが、ＰＬＯ回路
７の同期導入に対する条件としては、クロックがすべて
カウントされた状態でなくともよい場合も多く、本実施
例では出力位相比較信号４で規定される同期にクロック
カウントが５以上カウントされた場合は断状態とみなさ
ず、入力クロック信号１の８連続中に５ビット以上が存
在して同期導入可なつとしてカウンタ回路９からは警報
信号５は送出せず、出力位相比較信号４で規定される同
期にクロックカウントが５以下の場合は、入力断として
カウタ回路９から警報信号５を送出するようにしている
。前述した如く、断状態とみなすクロックカウント数は
、ＰＬＯ回路９の動作条件に対応して設定される。
ｃ−Ｉ）に示す如く、クロックがすべてカウントされた
状態では勿論断状態がないと判定できるが、ＰＬＯ回路
７の同期導入に対する条件としては、クロックがすべて
カウントされた状態でなくともよい場合も多く、本実施
例では出力位相比較信号４で規定される同期にクロック
カウントが５以上カウントされた場合は断状態とみなさ
ず、入力クロック信号１の８連続中に５ビット以上が存
在して同期導入可なつとしてカウンタ回路９からは警報
信号５は送出せず、出力位相比較信号４で規定される同
期にクロックカウントが５以下の場合は、入力断として
カウタ回路９から警報信号５を送出するようにしている
。前述した如く、断状態とみなすクロックカウント数は
、ＰＬＯ回路９の動作条件に対応して設定される。
こうして、入力クロックでセットし位相同期確保後のク
ロックを１／ｎした出力クロックでリセットする入力ク
ロックのカウント数にもとづいて容易にクロック断を検
出することができる。
ロックを１／ｎした出力クロックでリセットする入力ク
ロックのカウント数にもとづいて容易にクロック断を検
出することができる。
以上説明したように本発明は、入力クロック信号でカウ
ンタをセットし、位相同期後のクロックを１／ｎしたク
ロックでカウンタをリセットしたカウント数にもとづい
て入力クロック断を判定することにより、回路変更の要
なく、かつ高周波のタロツク入力に対してもクロック断
の検出ができる効果がある。
ンタをセットし、位相同期後のクロックを１／ｎしたク
ロックでカウンタをリセットしたカウント数にもとづい
て入力クロック断を判定することにより、回路変更の要
なく、かつ高周波のタロツク入力に対してもクロック断
の検出ができる効果がある。
第１図は本発明の一実施例の構成図、第２図は第１図の
実施例の動作を説明するためのタイムチャートである。 １・・・入力クロック信号、２・・・入力位相比較信号
、３・・・出力信号、４・・・出力位相比較信号、５・
・・警報信号、６・・・入力カウンタ回路、７・・・Ｐ
ＬＯ回路、８・・・出力カウンタ回路、９・・・警報回
路。
実施例の動作を説明するためのタイムチャートである。 １・・・入力クロック信号、２・・・入力位相比較信号
、３・・・出力信号、４・・・出力位相比較信号、５・
・・警報信号、６・・・入力カウンタ回路、７・・・Ｐ
ＬＯ回路、８・・・出力カウンタ回路、９・・・警報回
路。
Claims (1)
- 位相同期発振回路を含むクロック受信回路に入力する入
力クロック信号の断状態を検出するクロック断検出回路
であって、入力クロック信号のクロック数の１／ｎ（ｎ
は１よりも大きい正の整数）をカウントしつつ入力位相
比較信号として出力する入力カウンタ回路と、自己の出
力にもとづいて形成される出力位相比較信号と前記入力
位相比較信号を入力しつつ位相比較を行ない入力クロッ
ク信号との位相同期および周波数同期を確保したクロッ
ク信号を発生する位相同期発振回路と、前記位相同期発
振回路の出力するクロック信号の１／ｎをカウントしつ
つ前記出力位相比較信号として出力する出力カウンタ回
路と、入力クロック信号でカウントをセットし前記出力
位相比較信号でカウントをリセットした入力クロック信
号のカウント数にもとづいて入力クロック信号の断状態
を判定し警報信号を出力する警報回路とを備えて成るこ
とを特徴とするクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223004A JPH04104615A (ja) | 1990-08-24 | 1990-08-24 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223004A JPH04104615A (ja) | 1990-08-24 | 1990-08-24 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04104615A true JPH04104615A (ja) | 1992-04-07 |
Family
ID=16791317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223004A Pending JPH04104615A (ja) | 1990-08-24 | 1990-08-24 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04104615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010088071A (ja) * | 2008-10-03 | 2010-04-15 | Furuno Electric Co Ltd | 基準信号発生装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625518A (ja) * | 1985-06-28 | 1987-01-12 | タツタ電線株式会社 | 撚合せ中の素線の断線検出装置 |
| JPS6273817A (ja) * | 1985-09-27 | 1987-04-04 | Fujitsu Ltd | 位相同期回路 |
-
1990
- 1990-08-24 JP JP2223004A patent/JPH04104615A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625518A (ja) * | 1985-06-28 | 1987-01-12 | タツタ電線株式会社 | 撚合せ中の素線の断線検出装置 |
| JPS6273817A (ja) * | 1985-09-27 | 1987-04-04 | Fujitsu Ltd | 位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010088071A (ja) * | 2008-10-03 | 2010-04-15 | Furuno Electric Co Ltd | 基準信号発生装置 |
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