KR920007092B1 - 무선 호출 수신기 - Google Patents

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닛본 덴기 가부시끼가이샤
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Abstract

내용 없음.

Description

무선 호출 수신기
제1도는 본 발명의 한 실시예에 따른 프리앰블 검출기의 블럭도.
제2도는 본 발명에 적용되는 종래의 무선 호출 수신기의 블럭도.
제3도는 본 발명에 적용되는 무선 호출 수신기의 디코더의 블럭도.
제4도는 종래의 프리앰블 검출기의 블럭도.
제5a도는 종래의 무선 호출 수신기의 디코더 동작을 설명하는 타이밍도.
제5b도 및 제5c도는 본 발명의 실시예에 따른 무선 호출 수신기의 디코더 동작을 설명하는 타이밍도.
제6도는 무선 호출 신호(CCIR 번호 1코드)의 형태를 도시한 도면.
제7a도는 종래의 프리앰블 검출기의 동작을 설명하는 타이밍도.
제7b도는 본 발명에 따른 프리앰블 검출기 동작을 설명하는 타이밍도.
제8도는 본 발명의 다른 실시예에 따른 프리앰블 검출기의 블럭도.
제9도는 제8도에 도시된 제2프리앰블 검출 회로의 회로도.
제10도는 제9도에 도시된 에러 계수기의 회로도.
제11도는 제3도에 도시된 수신 제어기의 회로도.
제12도는 제어기의 3개 모드의 상태 전이도.
* 도면의 주요부분에 대한 부호의 설명
201 : 수신부 203 : 경보 발생기
301 : 비트 동기 회로 302 : 프리앰블 검출기
303 : 동기 신호 검출부 305 : 수신 제어기
506, 508, 509 : 에러 계수기 602, 604 : 인버터
본 발명은 무선 호출 수신기의 디코더에 관한 것으로, 특히, 무선 호출 신호의 프리앰블(preamble)을 단 기간내에 검출할 수 있는 프리앰블 검출기에 관한 것이다.
종래의 무선 호출 수신기는 제2도에 도시된 바와같이 수신부(201), 디코더부(202) 및 경보 발생기(203)으로 구성된다. 수신부(201)은 전력 소모를 줄이기 위해 배터리 절약 제어 신호(CONT)에 응답하여 간헐적으로 동작된다. 디코더부(202)는 수신된(201)에 의해 검파된 수신 데이타(DATA)를 처리한다. 검파부 (202)가 수신부 데이타(DATA)로부터 자체 수신기의 어드레스를 검출할 때, 이것은 어드레스 검파 펄스(ADET)를 출력시킨다. 경보 발생기(203)은 어드레스 검출 펄스(ADET)에 응답하여 스피커, 및 LED등을 사용하여 경보 동작을 수행한다.
무선 호출 신호의 형태는, 예를 들어 CCIR(POCASA 코드라고도 하는 CCIR RPC 번호 1)로서 제6도에 도시된 바와 같이 프리앰블을 수행하는 "1" 및 "0"신호의 반복 패턴, 및 다수의 배치(batch)를 포함하는 프리앰블(PA)로 구성된다. 한가지 배치가 한가지 동기 신호(SC) 및 8개의 프레임 (frame)을 포함한다. 어드레스 신호는 부호어(codeword)로서 선정된 프레임내에 제공된다.
상술한 무선 호출 신호를 수신하기 위해서, 디코더부(202) (제2도)는 제3도에 도시된 바와 같이 비트 동기 회로(301), 프리앰블 검출기(302), 동기 신호 검출기(303), 어드레스 검출기(304) 및 수신 제어기(305)로 구성된다.
종래의 프리앰블 검출기는 제4도에 도시된 바와 같이 D플립-플롭(401 내지 404) 및 AND 게이트(406)을 포함하는 쉬프트 레지스터로 구성된다. 더욱 상세히 말하면, 프리앰블 검출기는 프리앰블 검출 동작을 수행하기 위해 비트 동기 회로(301)(제3도)에 의해 추출된 한 형태의 클럭(CLK)으로 수신된 데이타(DATA)를 샘플한다.
지금부터, 종래의 무선 호출 수신기의 디코더부(202)(제2도)의 동작에 대해 설명하겠다. 디코더부의 동작은 3가지 상태, 즉 프리앰블 탐색(search)모드, 동기 신호 탐색 모드, 및 어드레스 탐색 모드로 분류될 수 있다.
프리앰블(PA) 탐색 모드가 도시된 제5a도를 참조하면, 수신부는 주기적으로 턴 온된다(계수="1"). 이 때, 제3도에 도시된 비트 동기 회로(301) 및 프리앰블 검출기(302)는 [엔에이블 신호(BENA)=엔에이블 신호(PAENA)="1"]로 엔에이블된다. 비트 동기 회로(301)은 수신된 신호와 동기될 클럭 위상을 정정한다. 프리앰블 검출기(302)는 비트 동기 회로(301)로부터의 클럭(CLK) 출력에 응답하여 수신된 데이타를 샘플하고, 프리앰블(PA)의 존재/부재를 검사한다.
프리앰블(PA)가 검출되면[프리앰블 검출 펄스(PADET)="1"], 디코더부(202) (제2도)는 동기 신호(SC) 탐색 모드를 제공한다. 이 때, 수신 제어부(305)는 수신부(201) (제2도)이 동기 신호 검출기(303)을 계속해서 동작 및 엔에이블시키게 한다[엔에이블 신호(SCENA)="1"]. 동기 신호 검출기(303)의 동기 신호[동기 신호 검출 펄스(SCDET)="1"]를 검출하면, 프레임 동기가 설정되어, 디코더부(202)가 어드레스 탐색 모드를 제공한다.
어드레스 탐색 모드에 있어서, 수신 제어기(305)는 수신부(201)이 자체 수신기에 지정된 프레임의 타이밍에서 간헐적으로 동작되게 하여, 어드레스 검출기 (304)를 엔에이블시키게한다[엔에이블 신호(AENA)= "1"]. 어드레스 탐색 모드가 장기간 비트 동기 데이타와 일치할 때 수신부(201)이 온 상태로 설정되면, 비트 동기 회로(301)은 엔에이블된다. 이 경우에, 클럭 위상 정정을 위한 시정수는 통상적으로 잡음 (BMODE="0")에 의해 야기된 클럭 위상의 교란(disturbance)을 방지할 만큼 크게 설정된다. 어드레스 검출기(304)가 수신기에 할당된 어드레스를 검출할 때, 이것은 어드레스 검출 펄스(ADET="1")를 출력시킨다. 어드레스 검출 펄스에 응답하여, 경보 발생기(203) (제2도)는 스피커 및 LED를 동작시켜, 사용자에게 호출 신호를 발생시키도록 엔에이블된다.
동기 신호가 선정된수(예를 들어, 2가지)의 연속 호출 신호로부터 검출되지 않거나, 어드레스 코드 에러가 연속 호출 신호로부터 검출되면, 프레임 동기가 일치하지 않았다는 것이 결정된다. 그러므로, 디코더부는 프리앰블(PA)탐색 모드로 복귀된다. 프리앰블이 검출되면, 프레임 동기가 일치하지 않았고, 디코더부가 동기 신호(SC)탐색 모드로 복귀된다.(미합중국 특허 출원 제4,839,634호 참조).
종래의 무선 호출 수신기의 디코더부에 있어서, 프리앰블 검출기(302)는 비트 동기 회로(301)로부터의 클럭 출력의 단 한개의 위상만으로 프리앰블(PA)를 검사한다. 그러므로, 프리앰블 탐색 모드에 있어서, 디코더부가 비트 동기 동작을 우선 수행하고, 비트 동기가 설정된 후에 프리앰블을 검출한다. 그러므로, 프리앰 블이 검출되기 까지는 상당히 많은 시간이 걸린다. 다시 말해서, 수신부가 간헐적으로 동작되면, 수신기의 온 상태 시간(TBS, 제5도)는 약한 배터리 절약 효과를 발생시키는 비트 동기를 위해 필요한 기간만큼 증가되어야만 한다.
제5a도에 도시된 바와 같이, 데이타 버스트가 단기간 동안 계속 공급되면(T1〈〈배치 기간, 제5a도), 2개의 버스트는 상이한 비트 위상을 갖고 있다. 이러한 이유 때문에, 제4도에 도시된 종래의 프리앰블 검출기는, 프리앰블의 충격비(duty ratio)가 제7a도에 도시된 바와 같이 수신부의 특성의 오프셋(offset)으로 인해 50%에서 오프셋되면 제2데이타 버스트의 프리앰블을 수신하지 못할 수 있다. 이 경우에, 제5a도에 도시된 제 2버스트에 포함된 어드레스(A3)은 종종 수신되지 않을 수 있다.
그러므로, 본 발명의 목적은 배터리 절약 효과를 개량할 수 있는 무선 호출 수신기를 제공하기 위한 것이다.
본 발명의 다른 목적은 연속 데이타 버스트를 확실하게 수신할 수 있는 무선 호출 수신기를 제공하기 위한 것이다.
본 발명에 따르면, 프리앰블 신호, 동기 신호, 및 어드레스 신호를 간헐적으로 수신하기 위한 수신부, 수신부에 의해 검파된 신호를 처리하기 위한 디코더부, 및 디코더부가 수신기에 할당된 어드레스 신호를 검출 할 때 경보 신호를 발생시키기 위한 경보 발생기로 구성된 무선 호출 수신기가 제공되는데, 디코더부는 수신된 신호에 동기된 클럭을 추출하기 위한 비트 동기 수단 프리앰블 신호를 검출하여, 프리앰블 검출 신호를 출력시키기 위한 프리앰블 검출 수단, 동기 신호를 검출하여, 동기 신호 검출 신호를 출력시키는 동기 신호 검출 수단, 수신기에 활당된 어드레스 신호를 검출하여, 어드레스 검출신호를 출력시키기 위한 어드레스 신호 검출 수단; 및 수신기의 간헐 수신 동작을 제어하는 배터리 절약 제어 신호 및 비트 동기 수단, 프리앰블 검출 수단, 동기 신호 검출 수단, 및 어드레스 검출 수단을 제어하는 제어 신호를 출력시키기 위해 프리앰블 검출 신호와 동기 신호 검출 신호에 응답하는 수신 제어 수단을 포함하고; 프리앰블 검출 수단이 비트 동기 수단에 의해 추출된 클럭의 다수의 위상으로 프리앰블 신호를 코사하고, 프리앰블 신호가 최소한 한 위상으로 검출될 때 프리앰블 검출 신호를 출력시킨다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하겠다.
본 발명에 따른 무선 호출 수신기는 제2도에 도시된 것과 동일하게 정렬되고, 본 발명의 주요 부분으로서 디코더부는 제3도에 도시된 것과 거의 동일하게 정렬된다.
그러나, 본 발명에 따른 프리앰블 검출기는 후술한 바와 같이 제3도에 도시된 프리앰블 검출기의 정렬 상태와 상당히 상이하게 정렬되어 있다.
이들 이유 때문에, 본 발명의 실시예는 제1도뿐만 아니라 제2도 및 제3도를 참조하여 지금부터 더욱 상세하게 기술하겠다.
본 발명의 실시예에 따른 프리앰블 검출기는 D플립-플롭(101 내지 104)을 포함하는 제1쉬프트 레지스터, D플립-플롭(105 내지 108)을 포함하는 제2쉬프트 레지스터, AND게이트(110 및 111), 및 OR게이트로 구성된다. 더욱 상세히 말하면, 본 발명의 실시예에 따른 프리앰블 검출기는 비트 동기 회로(301)에 의해 추출된 클럭 (CLK)의 한 위상으로 수신된 데이타를 샘플하기 위한 종래의 프리앰블 검출기이외에 프리앰블 검출 동작을 수행하기 위해 비트 동기 회로(제3도)에 의해 추출된 클럭(CLK)으로 부터 180°만큼 상이한 위상으로 수신된 데이타를 샘플하기 위한 회로를 갖고 있다. 프리앰블 검출기가 이 위상들중 한 위상으로 프리앰블을 검출할 때, 이것은 프리앰블 검출 펄스(PADET)를 출력시킨다.
지금부터, 본 발명의 실시예에 따른 무선 호출 수신기의 검출부 동작에 대해 기술하겠다. 디코더부의 동작은 3가지 상태, 즉 프리앰블 탐색 모드, 동기 신호 탐색 모드, 및 어드레스 탐색 모드로 분류될 수 있다.
프리앰블 탐색 모드가 도시된 제5도를 참조하면, 수신부(201)은 주기적으로 턴온된다[배터리 절약 제어 신호(CONT) ="1"]. 이 때. 비트 동기 회로(301) 및 프리앵쁠 겅출기 (302)가 엔에이블된다[엔에이블 신호 (BENA) =엔에 이블 신호 (PAENA) = "1"].
수신부(201)의 온 시간(TBS)는 종래의 수신기의 수신부의 온 시간(TBS') 보다 짧게 설정될수 있다(TBS)(TBS'). 비트 동기 회로(301)은 수신된 데이타(DATA)와 동기될 클럭(CLK)의 위상을 정정한다. 프리앰블 검출기 (302)는 프리앰블의 존재/부재를 검사하기 위해 비트 동기 회로(301)로부터 출력된 클럭(CLK)의 2개 위상[클럭(CLK)의 선행 연부 및 말단 염부)으로 수신된 데이타(DATA)를 샘플한다.
프리앰블이 검출되면[프리앰블 검출 펄스(PADET)="1"], 디코더부(202)는 동기 신호(SC)탐색 모드를 제공한다. 이 때, 수신 제어기(305)는 수신부(201)이 동기 신호 검출기(303)을 계속해서 동작시켜 엔에이블 시키게 된다[엔에이블 신호(SCENA)="1"]. 동기 신호 검출부(303)이 동기 신호를 검출할 때[동기 신호 검출 펄스(SCDET)="1"], 프레임 동기가 설정되고, 디코더부(202)는 어드레스 탐색 모드를 제공한다.
어드레스 탐색 모드에 있어서, 수신 제어기(305)는 수신부(201)이 자체 수신기에 할당된 프레임의 타이밍에서 간헐적으로 동작되게하고, 어드레스 수신 회로(301)을 엔에이블시킨다[엔에이블 신호(AENA)"1"]. 어드레스 탐색 모드가 장기간 비트 동기 데이타와 일치할 때 수신부(201)이 온 상태로 설정되면, 비트 동기 회로(301)이 엔에이블된다. 이 경우에, 클럭 위상 정정을 위한 시정수는 통상적으로 잡음(BMODE="0")에 의해 야기된 클럭 위상의 교란을 방지할 만큼 크게 설정된다. 어드레스 검출기(304)가 수신기에 할당된 어드레스를 검출할 때, 이것은 어드레스 검출 펄스(ADET="1")를 출력시킨다. 어드레스 펄스에 응답하여, 경보 발생기 (203)(제2도)은 스퍼커 및 LED를 동작시켜, 사용자에게 호출 신호를 발생시키도록 엔에이블 된다.
동기 신호가 선정된 수(예를들어, 2가지)의 연속 호출 신호로부터 검출되지 않거나, 어드레스 코드 에러가 연속 호출 신호로부터 검출되면, 프레임 동기가 일치하지 않았고, 디코더부가 동기 신호(SC) 탐색 모드로 복귀 된다.
제7b도를 참조하면, 제 1 및 제 2 데이타 버스트가 계속해서 제공되어, 상이한 비트 동기 타이밍을 갖게 된다. 프리앰블의 충격비가 본 발명의 프리앰블 검출기내의 수신부의 오프셋 특성에 의해 오프셋되면, 쉬프트 레지스터는 클럭의 선행 연부에서 종래의 수신기를 모두 "0"으로 페치시켜, 프리앰블을 검출할 수 없다. 그러나, 클럭의 말단 연부에서 데이타를 샘플시키는 쉬프트 레지스터는 "1", "0", …, 데이타를 정확하게 페치할 수 있고, 프리앰블(PADET=1)을 검출할 수 있다. 상술한 바와 같이, 프리앰블이 어드레스 탐색 모드내에서 검출되면, 디코더부는 동기 신호 탐색 모드를 제공한다. 그러므로, 제5b도에 도시된 바와같이, 동기 상태를 정정하면 제2버스트가 설정될 수도 있다. 그러므로, 제2데이타 버스트내에 포함된 어드레스(A3)은 종래의 디코더부와 상이하게 확실히 검출될 수 있다.
상술한 바와 같이, 본 발명의 제1실시예에 따른 무선 호출 수신기의 디코더부에 있어서, 프리앰블 검출기는 비트 동기 회로에 의해 추출된 클럭의 다수의 위상으로 프리앰블을 검사한다. 프리앰블이 최소한 한 위상으로 검출되면, 프리앰블 검출기는 프리앰블 검출 펄스를 출력 시키고, 비트 동기가 설정되지 않은 경우 일지라도 프리앰블을 검출할 수 있다. 그러므로, 배터리 절약 효과가 개선될 수 있고, 계속 입력된 데이타 버스트가 확실하게 수신될 수 있다.
지금부터, 본 발명의 제2실시예에 대하여 제8도 내지 제10도를 참조하여 설명하겠다. 본 실시예내에서, 제3도에 도시된 프리앰블 검출기(302)는 클럭의 다수의 위상으로 수신된 데이타의 프리앰블을 검사하기 위해 2개의 회로로 분리된다.
제8도에는 제2실시예의 프리앰블 검출기가 도시되어 있다. 제8도에 도시된 프리앰블 검출기는 제1 및 제2프리앰블 검출회로(302A 및 302B), 및 OR게이트(350)으로 구성된다. 이 경우에, 제1프리앰블 검출회로(302A)는 제4도에 도시된 종래 회로와 동일하게 정렬된다. 제2프리앰블 검출회로(302B)는 제9도에 도시된 회로로 구성된다.
제9도에 있어서, 참조 번호(501 및 512)는 D플립-플롭(502 및 503), 익스클루시브 OR 게이트(504 및 505), 및 인버터(510), OR 게이트(511), AND 게이트(506 내지 509), 프리앰블과 일치하지 않은 비트수를 계수하기 위한 에러 계수기를 나타낸다. 각각의 이 에러 계수기(506 내지 509)는 제10도에 도시된 바와같이 정렬된다.
제10도에 있어서, 참조 번호(607 및 608)은 D플립-플롭(605), 익스클루시브 OR 게이트(606), 인버터 (602 및 604), OR 게이트(601, 603, 690 및 611), AND 게이트(610), 및 NAND 게이트를 나타낸다.
제10도에는 에러 계수가 2미만인지의 여부를 판단하기 위한 계수기가 도시되어 있다. 입력 단자(ERR)는 에러가 있을때는 "1"을 수신하고, 에러가 없을때는 "0"을 수신한다. 입력 단자(RST)는 플립-플롭(607 및 608)내에 기억된 에러 계수가 클리어될 때"1"을 수신한다.
단자(ERR 및 RST)로의 신호는 입력단자(CK)로부터 입력된 클럭과 동기시에 입력된다. 플립-플롭(607 및 608)은 에러 계수를 기억한다. 플립-플롭(607)은 단위 숫자(unit digit)를 나타내고, 플립-플롭(608)은 10숫자를 나타낸다.
"1"이 단자(ERR)에 입력될 때 마다, 플립-플롭(607 및 608)은 게이트(601 내지 605)에 의해 0→1→3으로써 계수된다. "1"이 에러 계수-3일때 단자(ERR)에 입력될 때 마다, 계수 "3"의 상태가 유지된다. 그러므로, 출력 단자(DET)에는 플립-플롭(608 또는 607)이 "1"(3 이상의 에러 계수)을 나타내지 않을 때, 즉, 에러 계수가 2미만일때 "1"을 출력시킨다.
지금부터, 제8도의 회로 동작에 대해 기술하겠다. D플립-플롭(512)(제9도)는 클럭(CLK)에 기초를 두고 프리앰블 패턴(0101…)에 대응하는 Q출력을 발생시킨다. 익스클루시브 OR 게이트(502)는 수신된 데이타(DATA)를 D플립-플롭(512)에 의해 발생된 프리앰블 패턴과 비교된다. 에러 계수기(506)은 수신된 데이타(DATA)와 D플립-플롭(512)로부터 프리앰블 패턴(0101…)사이의 비일치수를 계수하고, 에러 계수가 2와 같거나 작을 때 DET펄스를 출력시킨다. 에러 계수기(507)은 수신된 데이타(DATA)와 인버터(504)에 의해 반전된 패턴(1010…)사이의 비일치수를 계수하고, 에러 계수가 에러 계수기(506)에서와 같이 2와 같거나 작을 때 DET 펄스를 출력시킨다. D플립-플롭(501)은 클럭(CLK)의 타이밍에서 수신된 데이타 (DATA)를 페치하고, 수신된 데이타(DATA)를 1/2비트 시간만큼 쉬프트시킨다. 익스클루시브 OR 게이트 (503)은 1/2비트 시간만큼 쉬프트된 데이타 및 프리앰블 패턴(0101…)을 포함한다. 이 이유때문에, 익스클루시브 OR 게이트(503)은 180°만큼 쉬프트된 위상을 익스클루시브 OR 게이트(502)의 위상과 비교한다. 에러 계수기(508 및 509)는 에러 계수기(506 및 507)에서와 같은 패턴(0101… 및 1010…)과 1/2비트 쉬프트된 데이타의 비일치수를 각각 계수하고, 에러 계수가 에러 계수기(506)에서와 같이 2와 같거나 작을 때 DET 펄스를 출력 한다.
게이트(510 및 511)은 소정의 에러 계수기(506 내지 509)의 계수기 2와 같거나 작을 때 PAEN2="1"의 타이밍에서 프리앰블 검출 펄스(PADET2)를 출력한다. 게이트(511)이 게이트(510) 및 PAENA2로부터의 출력의 수신시에 펄스 PADET2를 출력한다.
제5c도에는 본 발명의 실시예인 출력 신호의 타이밍도가 도시되어 있다. 이 정렬 상태에 있어서, 프리앰블 검출기를 구성하는 프리앰블의 수는 제1도에 도시된 제1실시예에 보다 감소될 수 있다.
이 경우에, 제1프리앰블 검출 회로(302A)가 종래의 회로이기 때문에, 이것은 동기 신호(SC)가 제5c도에 도시된 바와같이 검출되기전에 동작하고, 제2프리앰블 검출 회로(302B)는 동기 신호(SC)가 검출된 후에 동작한다.
제1프리앰블 검출 회로(302A)는 각각의 비트에 대한 프리앰블의 존재/부재를 검출할 수 있고, 어드레스 신호의 비트수의 유니트내에서 프리앰블의 존재/부재를 검사할 수 있다.
제11도에는 제3도에 도시된 수신 제어기(305)의 정렬 상태가 도시되어 있다. 제11도내에서, 참조 번호(701)은 1워드, 즉 32비트를 계수하기 위한 모듈로(modulo ; 32)계수기를 나타내고, 참조 번호(702)는 1배치, 즉 17워드를 계수하기 위한 모듈로(17) 계수기를 나타낸다.
참조 번호(705 및 706)은 5-R 플립-플롭을 나타낸다. 이 플립-플롭(705 및 706)은 3가지 동작 모드, 즉 프리앰블(PA) 탐색 모드, SC탐색 모드, 및 어드레스 탐색 모드를 판별하기 위한 동작을 수행한다.
참조 번호(708 및 709)는 제1 및 제2타이머를 나타낸다. 제1타이머(708)는 SC가 SC탐색 모드내에서 선정된 기간내에 검출될 수 없을 때 타임-아웃(time-out)펄스를 출력시킨다. 제2타이머(709)는 SC가 선정된 기간내에서 수신될 수 없을 때 타임-아웃 펄스를 출력시킨다. 참조 번호(710)은 게이트 회로를 나타 낸다. 게이트 회로(710)은 플립-플롭(705 및 706)의 출력 (Ml 및 M2)에 따른 여러가지 제어 신호 및 제5b도 및 제5c도에 도시된 타이밍에서 동작 모드에 관련된 모듈로(32) 계수기 (701) 및 모듈로(17) 계수기(702)의 계수를 출력시킨다.
상술한 제2실시예내에서, 비트 동기 회로는 동기 신호가 검출되기전이 아니라 검출된 후에 클럭 위상 정정을 위한 큰 시정수를 설정한다.
제12도에는 제어기의 3가지 동작 모드의 상태 전이도가 도시되어 있다. 더욱 상세히 말하면, 프리앰블 탐색 모드에 있어서, 제어기는 PADFT 펄스에 응답하여 SC탐색 모드를 제공하고, SCDET 펄스에 응답하여 SC탐색 모드를 제공한다. SC탐식 모드에 있어서, 제어기는 SCDET 펄스에 응답하여 어드레스 탐색 모드를 제공하고, 제 1타이머(708)로부터의 타임-아웃 펄스에 응답하여 프리앰블 탐색 모드를 제공한다. 어드레스 탐색 모드에 있어서, 제어기는 PADET 펄스에 응답하여 SC탐색 모드를 제공 하고, 제2타이머(709)로부터의 타임-아웃 펄스에 응답하여 프리앰블 탐색 모드를 제공한다.
모드와 플립-플롭(705 및 706)으로부터의 출력 (Ml 및 M2)사이의 관계는 다음과 같다.
M1 M2
프리앰블 CPA 탐색 모드 0 0
SC 탐색 모드 1 0
어드레스 탐색 모드 0 1

Claims (5)

  1. 프리앰블 신호, 동기 신호 및 어드레스 신호를 포함하는 무선 호출 신호를 간헐적으로 수신하기 위한 수신부, 수신부에 의해 검파된 신호를 처리하기 위한 디코더부, 및 디코더부가 수신기에 할당된 어드레스 신호를 검출할 때 경보 신호를 발생시키기 위한 경보 발생기로 구성되는 무선 호출 수신기에 있어서, 디코더부가, 수신된 신호와 동기된 클럭을 추출하기 위한 비트 동기 수단, 프리앰블 신호를 검출하고, 프리앰블 검출 신호를 출력시키기 위한 프리앰블 검출 수단, 동기 신호를 검출하고, 동기 신호 검출 신호를 출력시키기 위한 동기 신호 검출 수단, 수신기에 할당된 어드레스 신호를 검출하고, 어드레스 검출 신호를 출력시키기 위한 어드레스 신호 검출 수단, 및 수신기의 간헐 수신 동작을 제어하는 배터리 절약 제어신호를 출력시키기 위해 프리앰블 검출 신호 및 동기 신호 검출 신호, 및 비트 동기 수단, 프리앰블 검출 수단, 동기 신호 검출 수단, 및 어드레스 검출 수단을 제어하는 제어신호에 응답하는 수신 제어 수단을 포함하고, 프리앰블 검출 수단이 비트 동기 수단에 의해 추출된 클럭의 다수의 위상으로 프리앰블 신호를 검사하고, 프리앰블 신호가 최소한 한 위상으로 검출되면 프리앰블 검출 신호를 출력시키는 것을 특징으로 하는 무선 호출 수신기.
  2. 제1항에 있어서, 프리앰블 검출 수단이 비트 동기 수단에 의해 추출된 클럭의 한 위상으로 프리앰블 신호를 검사하는 제1프리앰블 검출 회로, 및 비트 동기 수단에 의해 추출된 클럭의 다수의 위상으로 프리 앰블 신호를 검사하는 제2프리앰블 검출 회로를 포함하는 것을 특징으로 하는 무선 호출 수신기.
  3. 제2항에 있어서, 제1프리앰블 검출 회로가, 동기 신호가 검출되기 전에 동작하고, 제2프리앰블 검출회로가, 동기 신호가 검출된 후에 동작하는 것을 특징으로 바는 무선 호출 수신기.
  4. 제2항에 있어서, 제1프리앰블 검출 회로가 각각의 비트에 대한 프리앰블 신호의 존재/부재를 검사하고, 제2프리앰블 검출 회로가 어드레스 신호의 비트수의 유니트내에서 프리앰블 신호의 존재/부재를 검사하는 것을 특징으로 하는 무선 호출 수신기.
  5. 제1항에 있어서, 비트 동기 수단이, 동기 신호가 검출되기전이 아니라 검출된 후에 클럭 위상 정정을 위한 큰 시정수를 설정하는 것을 특징으로 하는 무선 호출 수신기.
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