JPH07321646A - 位相判定回路 - Google Patents
位相判定回路Info
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- JPH07321646A JPH07321646A JP6109225A JP10922594A JPH07321646A JP H07321646 A JPH07321646 A JP H07321646A JP 6109225 A JP6109225 A JP 6109225A JP 10922594 A JP10922594 A JP 10922594A JP H07321646 A JPH07321646 A JP H07321646A
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- Japan
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- phase
- sampling
- circuit
- received signal
- clock
- Prior art date
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 クロックを抽出して位相判定を行なう位相判
定回路をデジタル回路によって形成することにより、回
路の集積化を実現し、受信信号が複数の場合でも実装面
積の縮小を図ることのできる位相判定回路を提供するこ
と。 【構成】 受信信号の１／ｎ（ｎは２以上の自然数）間
隔で生成されるｎ相のクロックで受信信号をサンプルす
るサンプル部１と、このサンプル部１で得られる各サン
プル結果からいずれのクロック間に受信信号の変化点が
あるかを判別することで受信信号の位相を判定する位相
判定部３と、この位相判定部の判定結果に基づいてｎ相
のクロックの一つを選択的に導出するクロック選択部４
とを具備したことを特徴とする。
定回路をデジタル回路によって形成することにより、回
路の集積化を実現し、受信信号が複数の場合でも実装面
積の縮小を図ることのできる位相判定回路を提供するこ
と。 【構成】 受信信号の１／ｎ（ｎは２以上の自然数）間
隔で生成されるｎ相のクロックで受信信号をサンプルす
るサンプル部１と、このサンプル部１で得られる各サン
プル結果からいずれのクロック間に受信信号の変化点が
あるかを判別することで受信信号の位相を判定する位相
判定部３と、この位相判定部の判定結果に基づいてｎ相
のクロックの一つを選択的に導出するクロック選択部４
とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は位相判定回路、とくにた
とえば伝送装置の信号受信回路に有利に適用される位相
判定回路に関する。
とえば伝送装置の信号受信回路に有利に適用される位相
判定回路に関する。
【０００２】
【従来の技術】従来、信号受信回路は一般にＰＬＬ回路
を用いて受信信号からクロックを抽出して位相判定を行
っていた。このＰＬＬ回路はたとえばデジタル回路で構
成された位相比較器と、アナログ回路で構成されたルー
プフィルタおよび電圧制御発振器（以下、ＶＣＯと記
す）から形成されていた。ＰＬＬ回路は、位相比較器に
てＶＣＯ出力を受信信号と位相比較してその位相差信号
を生成し、この位相差信号をループフィルタに通して電
圧信号に変換し、この電圧信号でＶＣＯの周波数を制御
するようにするものである。このＰＬＬ回路の構成によ
れば、ＶＣＯの発振周波数及び位相を、受信信号の周波
数や位相に同期させることができ、これによってＶＣＯ
出力より受信信号からクロックを抽出して位相判定を行
っていた。
を用いて受信信号からクロックを抽出して位相判定を行
っていた。このＰＬＬ回路はたとえばデジタル回路で構
成された位相比較器と、アナログ回路で構成されたルー
プフィルタおよび電圧制御発振器（以下、ＶＣＯと記
す）から形成されていた。ＰＬＬ回路は、位相比較器に
てＶＣＯ出力を受信信号と位相比較してその位相差信号
を生成し、この位相差信号をループフィルタに通して電
圧信号に変換し、この電圧信号でＶＣＯの周波数を制御
するようにするものである。このＰＬＬ回路の構成によ
れば、ＶＣＯの発振周波数及び位相を、受信信号の周波
数や位相に同期させることができ、これによってＶＣＯ
出力より受信信号からクロックを抽出して位相判定を行
っていた。
【０００３】
【発明が解決しようとする課題】しかしながら従来のＰ
ＬＬ回路では、位相比較器はたとえば排他的論理和回路
等を用いてデジタル回路で構成できるが、ループフィル
タやＶＣＯはアナログ回路で形成されるので、集積化が
困難であるという欠点があった。とくに受信信号が複数
の場合には、同数のＰＬＬ回路を必要とするため、信号
受信回路内に実装できなくなるという問題が発生した。
ＬＬ回路では、位相比較器はたとえば排他的論理和回路
等を用いてデジタル回路で構成できるが、ループフィル
タやＶＣＯはアナログ回路で形成されるので、集積化が
困難であるという欠点があった。とくに受信信号が複数
の場合には、同数のＰＬＬ回路を必要とするため、信号
受信回路内に実装できなくなるという問題が発生した。
【０００４】本発明はこのような従来技術の欠点を解消
し、クロックを抽出して位相判定を行なう位相判定回路
をデジタル回路によって形成することにより、回路の集
積化を実現し、受信信号が複数の場合でも実装面積の縮
小を図ることのできる位相判定回路を提供することを目
的とする。
し、クロックを抽出して位相判定を行なう位相判定回路
をデジタル回路によって形成することにより、回路の集
積化を実現し、受信信号が複数の場合でも実装面積の縮
小を図ることのできる位相判定回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るクロック抽出回路は、受信信号の１／ｎ
（ｎは２以上の自然数）間隔で生成されるｎ相のクロッ
クで前記受信信号をサンプルするサンプル部と、このサ
ンプル部で得られる各サンプル結果からいずれのクロッ
ク間に受信信号の変化点があるかを判別することで受信
信号の位相を判定する位相判定部とを有する。
に本発明に係るクロック抽出回路は、受信信号の１／ｎ
（ｎは２以上の自然数）間隔で生成されるｎ相のクロッ
クで前記受信信号をサンプルするサンプル部と、このサ
ンプル部で得られる各サンプル結果からいずれのクロッ
ク間に受信信号の変化点があるかを判別することで受信
信号の位相を判定する位相判定部とを有する。
【０００６】
【作用】上記発明の構成によるクロック抽出回路では、
受信信号をその１／ｎ（ｎは２以上の自然数）間隔のｎ
相のクロックでそれぞれサンプルし、各サンプル結果か
らいずれのクロック間に受信信号の変化点があるかを判
別することで受信信号の位相を判定し、この判定結果に
基づいてｎ相のクロックの中から適当なクロックを選択
出力するようにしている。
受信信号をその１／ｎ（ｎは２以上の自然数）間隔のｎ
相のクロックでそれぞれサンプルし、各サンプル結果か
らいずれのクロック間に受信信号の変化点があるかを判
別することで受信信号の位相を判定し、この判定結果に
基づいてｎ相のクロックの中から適当なクロックを選択
出力するようにしている。
【０００７】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【０００８】図１はデジタル信号受信回路の位相判定回
路に本発明を適用した場合の実施例を示すもので、ここ
ではｎ＝４とした場合を示している。
路に本発明を適用した場合の実施例を示すもので、ここ
ではｎ＝４とした場合を示している。
【０００９】図１において、１はサンプル部で、このサ
ンプル部１は入力サンプル回路１１、演算回路１２及び
位相調整回路１３で構成され、受信信号及びクロック信
号Ｃ０〜Ｃ３が供給される。クロック信号Ｃ０〜Ｃ３
は、図示しないが、単一の発振器により受信信号のクロ
ックの４倍の周波数を持つクロック信号を発生し、これ
をシフトレジスタ等によってクロック周期の１／４ずつ
位相シフトすることにより生成したものである。
ンプル部１は入力サンプル回路１１、演算回路１２及び
位相調整回路１３で構成され、受信信号及びクロック信
号Ｃ０〜Ｃ３が供給される。クロック信号Ｃ０〜Ｃ３
は、図示しないが、単一の発振器により受信信号のクロ
ックの４倍の周波数を持つクロック信号を発生し、これ
をシフトレジスタ等によってクロック周期の１／４ずつ
位相シフトすることにより生成したものである。
【００１０】上記入力サンプル回路１１は４つのＤ型フ
リップフロップ（以下、Ｄ−Ｆ／Ｆと記す）１１１〜１
１４を備える。Ｄ−Ｆ／Ｆ１１１〜１１４のＤ端子には
それぞれ受信信号が供給され、ＣＬＫ端子にはそれぞれ
対応するクロック信号Ｃ０〜Ｃ３が供給される。Ｄ−Ｆ
／Ｆ１１１〜１１４は入力クロックの立上がりタイミン
グで入力データ、すなわち受信信号の値を保持する。各
Ｄ−Ｆ／Ｆ１１１〜１１４で保持されたデータＡ〜Ｄは
Ｑ端子より出力され、演算回路１２に送られる。
リップフロップ（以下、Ｄ−Ｆ／Ｆと記す）１１１〜１
１４を備える。Ｄ−Ｆ／Ｆ１１１〜１１４のＤ端子には
それぞれ受信信号が供給され、ＣＬＫ端子にはそれぞれ
対応するクロック信号Ｃ０〜Ｃ３が供給される。Ｄ−Ｆ
／Ｆ１１１〜１１４は入力クロックの立上がりタイミン
グで入力データ、すなわち受信信号の値を保持する。各
Ｄ−Ｆ／Ｆ１１１〜１１４で保持されたデータＡ〜Ｄは
Ｑ端子より出力され、演算回路１２に送られる。
【００１１】この演算回路１２は４つの排他的論理和回
路（以下、ＥＸ−ＯＲ回路と記す）１２１〜１２４を備
える。ＥＸ−ＯＲ回路１２１はＤ−Ｆ／Ｆ１１１，１１
２の出力Ａ，Ｂを入力して排他的論理和を演算出力す
る。同様に、ＥＸ−ＯＲ回路１２２はＤ−Ｆ／Ｆ１１
２，１１３の出力Ｂ，Ｃについて、ＥＸ−ＯＲ回路１２
３はＤ−Ｆ／Ｆ１１３，１１４の出力Ｃ，Ｄについて、
ＥＸ−ＯＲ回路１２４はＤ−Ｆ／Ｆ１１４，１１１の出
力Ｄ，Ａについてそれぞれ排他的論理和を演算出力す
る。各ＥＸ−ＯＲ回路１２１〜１２４の演算結果は、そ
れぞれ位相調整回路１３に送られる。
路（以下、ＥＸ−ＯＲ回路と記す）１２１〜１２４を備
える。ＥＸ−ＯＲ回路１２１はＤ−Ｆ／Ｆ１１１，１１
２の出力Ａ，Ｂを入力して排他的論理和を演算出力す
る。同様に、ＥＸ−ＯＲ回路１２２はＤ−Ｆ／Ｆ１１
２，１１３の出力Ｂ，Ｃについて、ＥＸ−ＯＲ回路１２
３はＤ−Ｆ／Ｆ１１３，１１４の出力Ｃ，Ｄについて、
ＥＸ−ＯＲ回路１２４はＤ−Ｆ／Ｆ１１４，１１１の出
力Ｄ，Ａについてそれぞれ排他的論理和を演算出力す
る。各ＥＸ−ＯＲ回路１２１〜１２４の演算結果は、そ
れぞれ位相調整回路１３に送られる。
【００１２】この位相調整回路１３は４つのＤ−Ｆ／Ｆ
１３１〜１３４を備える。Ｄ−Ｆ／Ｆ１３１〜１３４は
それぞれ、Ｄ端子に供給されるＥＸ−ＯＲ回路１２１〜
１２４の演算結果をＣＬＫ端子に供給されるＣ３，Ｃ
０，Ｃ１，Ｃ２の立上がりタイミングで保持する。位相
調整回路１３は、保持したデータＥ〜ＨをＱ端子より出
力し、判定保護部２に送る。このようにＤ−Ｆ／Ｆ１３
１〜１３４は、ＥＸ−ＯＲ回路１２１〜１２４の出力の
変化を十分とらえることが可能なクロックのタイミング
であるＣ３，Ｃ０，Ｃ１，Ｃ２により変化点を確実に保
持することが可能となる。
１３１〜１３４を備える。Ｄ−Ｆ／Ｆ１３１〜１３４は
それぞれ、Ｄ端子に供給されるＥＸ−ＯＲ回路１２１〜
１２４の演算結果をＣＬＫ端子に供給されるＣ３，Ｃ
０，Ｃ１，Ｃ２の立上がりタイミングで保持する。位相
調整回路１３は、保持したデータＥ〜ＨをＱ端子より出
力し、判定保護部２に送る。このようにＤ−Ｆ／Ｆ１３
１〜１３４は、ＥＸ−ＯＲ回路１２１〜１２４の出力の
変化を十分とらえることが可能なクロックのタイミング
であるＣ３，Ｃ０，Ｃ１，Ｃ２により変化点を確実に保
持することが可能となる。
【００１３】ここで、Ｄ−Ｆ／Ｆ１３１のデータＥが
“１”の場合、Ｃ０とＣ１の排他的論理和が“１”であ
ることから受信信号の変化点はＣ０とＣ１の間であると
判定される。同様に、Ｄ−Ｆ／Ｆ１３２のデータＦが
“１”の場合には受信信号の変化点はＣ１とＣ２の間
に、Ｄ−Ｆ／Ｆ１３３のデータＧが“１”の場合には受
信信号の変化点はＣ２とＣ３の間に、Ｄ−Ｆ／Ｆ１３４
のデータＨが“１”の場合には受信信号の変化点はＣ３
とＣ０の間にあると判定される。なお、ジッタ等の影響
の無い正常時には“１”の値を出力するＤ−Ｆ／Ｆ以外
の３つのＤ−Ｆ／Ｆは“０”の値を出力する。
“１”の場合、Ｃ０とＣ１の排他的論理和が“１”であ
ることから受信信号の変化点はＣ０とＣ１の間であると
判定される。同様に、Ｄ−Ｆ／Ｆ１３２のデータＦが
“１”の場合には受信信号の変化点はＣ１とＣ２の間
に、Ｄ−Ｆ／Ｆ１３３のデータＧが“１”の場合には受
信信号の変化点はＣ２とＣ３の間に、Ｄ−Ｆ／Ｆ１３４
のデータＨが“１”の場合には受信信号の変化点はＣ３
とＣ０の間にあると判定される。なお、ジッタ等の影響
の無い正常時には“１”の値を出力するＤ−Ｆ／Ｆ以外
の３つのＤ−Ｆ／Ｆは“０”の値を出力する。
【００１４】判定保護部２は４つのＪＫ型フリップフロ
ップ（以下、ＪＫ−Ｆ／Ｆと記す）２１１〜２１４及び
カウンタ部２２で構成され、サンプル部１からのデータ
Ｅ〜ＨをそれぞれＪＫ−Ｆ／Ｆ２１１〜２１４のＪ端子
に入力すると共に、カウンタ部２１５に入力する。ＪＫ
−Ｆ／Ｆ２１１〜２１４はＫ端子がＧＮＤにプルダウン
されており、Ｊ端子の値が１となるとＱ端子出力を１に
保持する。各ＪＫ−Ｆ／Ｆ２１１〜２１４のＱ端子出力
はＩ〜Ｌは共に位相判定部３に供給される。
ップ（以下、ＪＫ−Ｆ／Ｆと記す）２１１〜２１４及び
カウンタ部２２で構成され、サンプル部１からのデータ
Ｅ〜ＨをそれぞれＪＫ−Ｆ／Ｆ２１１〜２１４のＪ端子
に入力すると共に、カウンタ部２１５に入力する。ＪＫ
−Ｆ／Ｆ２１１〜２１４はＫ端子がＧＮＤにプルダウン
されており、Ｊ端子の値が１となるとＱ端子出力を１に
保持する。各ＪＫ−Ｆ／Ｆ２１１〜２１４のＱ端子出力
はＩ〜Ｌは共に位相判定部３に供給される。
【００１５】一方、カウンタ部２１５はサンプル部１か
らのデータＥ〜Ｈを入力し、“１”が出力されている長
さをカウントする。そして、カウント結果の回数が規定
回数ｍとなったときカウントアップ信号を出力する。具
体的には、カウンタ部２１５にはクロックＣ１，Ｃ２，
Ｃ３，Ｃ０が入力され、データＥが“１”の場合にはＣ
１の、データＦが“１”の場合にはＣ２の、データＧが
“１”の場合にはＣ３の、データＨが“１”の場合には
Ｃ０の立ち上がりタイミングが“１”を維持している間
に何回入力したかをカウントする。カウンタ部２１５
は、このカウントが規定回数ｍに達すると位相判定部３
にカウントアップ信号を出力する。カウンタ部２１は、
カウントアップ信号出力後、リセットをかけて再度デー
タＥ〜Ｈの変化点カウントの準備を行う。
らのデータＥ〜Ｈを入力し、“１”が出力されている長
さをカウントする。そして、カウント結果の回数が規定
回数ｍとなったときカウントアップ信号を出力する。具
体的には、カウンタ部２１５にはクロックＣ１，Ｃ２，
Ｃ３，Ｃ０が入力され、データＥが“１”の場合にはＣ
１の、データＦが“１”の場合にはＣ２の、データＧが
“１”の場合にはＣ３の、データＨが“１”の場合には
Ｃ０の立ち上がりタイミングが“１”を維持している間
に何回入力したかをカウントする。カウンタ部２１５
は、このカウントが規定回数ｍに達すると位相判定部３
にカウントアップ信号を出力する。カウンタ部２１は、
カウントアップ信号出力後、リセットをかけて再度デー
タＥ〜Ｈの変化点カウントの準備を行う。
【００１６】位相判定部３は判定保護部２のＪＫ−Ｆ／
Ｆ２１１〜２１４で得られたデータＩ〜Ｌを入力し、カ
ウンタ部２１５からのカウントアップ信号を入力したタ
イミングで各データＩ〜Ｌの各レベルを見て、受信信号
に対する各クロック信号Ｃ０〜Ｃ３の位相状態を識別
し、適切なクロック信号がどれかを判定する。すなわ
ち、位相判定部３はたとえばデータＩが“１”の場合、
受信信号の変化点がＣ０とＣ１の間にあるため変化点の
前のクロックであるＣ３を選択する。この判定結果はク
ロック選択部４に供給されると共に同期保護部５に供給
される。同様に、データＪが“１”の場合にはＣ０を、
データＫが“１”の場合にはＣ１を、データＬが“１”
の場合にはＣ２をそれぞれ最適な位相として選択し、そ
の位相判定結果をクロック選択部４に出力する。クロッ
ク選択部４は入力した位相判定結果に対応するクロック
を選択出力する。
Ｆ２１１〜２１４で得られたデータＩ〜Ｌを入力し、カ
ウンタ部２１５からのカウントアップ信号を入力したタ
イミングで各データＩ〜Ｌの各レベルを見て、受信信号
に対する各クロック信号Ｃ０〜Ｃ３の位相状態を識別
し、適切なクロック信号がどれかを判定する。すなわ
ち、位相判定部３はたとえばデータＩが“１”の場合、
受信信号の変化点がＣ０とＣ１の間にあるため変化点の
前のクロックであるＣ３を選択する。この判定結果はク
ロック選択部４に供給されると共に同期保護部５に供給
される。同様に、データＪが“１”の場合にはＣ０を、
データＫが“１”の場合にはＣ１を、データＬが“１”
の場合にはＣ２をそれぞれ最適な位相として選択し、そ
の位相判定結果をクロック選択部４に出力する。クロッ
ク選択部４は入力した位相判定結果に対応するクロック
を選択出力する。
【００１７】また、上記同期保護部５は入力サンプル部
１からのデータＥ〜Ｈと共に位相判定部３の判定結果を
入力し、受信信号の変化点が動いてデータＥ〜Ｈで表さ
れる受信信号の位相と判定位相の関係が最適でなくなっ
たとき、同期外れとみなして判定保護部２に同期外れ情
報を出力する。具体的には、同期保護部５は、データＥ
〜Ｈの値に対応する位相判定結果が得られなかった場
合、同期外れ情報を判定保護部２に出力してＪＫ−Ｆ／
Ｆ２１１〜２１４及びカウンタ部２１５をリセットす
る。これにより、受信信号の位相が不安定な場合もその
位相に追従することが可能となる。
１からのデータＥ〜Ｈと共に位相判定部３の判定結果を
入力し、受信信号の変化点が動いてデータＥ〜Ｈで表さ
れる受信信号の位相と判定位相の関係が最適でなくなっ
たとき、同期外れとみなして判定保護部２に同期外れ情
報を出力する。具体的には、同期保護部５は、データＥ
〜Ｈの値に対応する位相判定結果が得られなかった場
合、同期外れ情報を判定保護部２に出力してＪＫ−Ｆ／
Ｆ２１１〜２１４及びカウンタ部２１５をリセットす
る。これにより、受信信号の位相が不安定な場合もその
位相に追従することが可能となる。
【００１８】上記構成において、以下図２を参照してそ
の動作を説明する。図２は上記サンプル部１の各部出力
波形を示すタイミング図で、（ａ）は受信信号、（ｂ）
はクロック信号Ｃ０〜Ｃ３の立上がりタイミング、
（ｃ）〜（ｆ）はＤ−Ｆ／Ｆ１１１〜１１４における端
子Ｑからの出力Ａ〜Ｄ、（ｇ）〜（ｊ）はＥＸ−ＯＲ回
路１２１〜１２４の演算出力、（ｋ）はＤ−Ｆ／Ｆ１３
１における端子Ｑからの出力Ｅ、（ｌ）は他のＤ−Ｆ／
Ｆ１３２〜１３４のＱ出力を示している。
の動作を説明する。図２は上記サンプル部１の各部出力
波形を示すタイミング図で、（ａ）は受信信号、（ｂ）
はクロック信号Ｃ０〜Ｃ３の立上がりタイミング、
（ｃ）〜（ｆ）はＤ−Ｆ／Ｆ１１１〜１１４における端
子Ｑからの出力Ａ〜Ｄ、（ｇ）〜（ｊ）はＥＸ−ＯＲ回
路１２１〜１２４の演算出力、（ｋ）はＤ−Ｆ／Ｆ１３
１における端子Ｑからの出力Ｅ、（ｌ）は他のＤ−Ｆ／
Ｆ１３２〜１３４のＱ出力を示している。
【００１９】まず、入力サンプル回路１１で図２（ａ）
に示す受信信号をクロックＣ０，Ｃ１，Ｃ２，Ｃ３でサ
ンプルすると、その結果Ａ，Ｂ，Ｃ，Ｄは図２（ｂ）〜
（ｆ）に示すようになる。これらのサンプル結果ついて
演算回路１２で排他的論理和をとると、図２（ｇ）〜
（ｊ）に示すような結果となる。
に示す受信信号をクロックＣ０，Ｃ１，Ｃ２，Ｃ３でサ
ンプルすると、その結果Ａ，Ｂ，Ｃ，Ｄは図２（ｂ）〜
（ｆ）に示すようになる。これらのサンプル結果ついて
演算回路１２で排他的論理和をとると、図２（ｇ）〜
（ｊ）に示すような結果となる。
【００２０】ここで、サンプル結果Ａ，Ｂについて着目
すると、クロックＣ０とＣ１は１／４位相ずれているた
め、排他的論理和の演算結果は図（ｇ）のように凹凸な
波形となる。そこで、位相調整回路１３において、
“１”のレベルの波形（ｇ）を確実にたたけるクロック
Ｃ３で再度サンプルする。これにより、サンプル結果Ｅ
は図２（ｋ）に示すように凹凸が除去され、クロックＣ
３のタイミングで１となる。
すると、クロックＣ０とＣ１は１／４位相ずれているた
め、排他的論理和の演算結果は図（ｇ）のように凹凸な
波形となる。そこで、位相調整回路１３において、
“１”のレベルの波形（ｇ）を確実にたたけるクロック
Ｃ３で再度サンプルする。これにより、サンプル結果Ｅ
は図２（ｋ）に示すように凹凸が除去され、クロックＣ
３のタイミングで１となる。
【００２１】一方、同様にして、ＢとＣ、ＣとＤ、Ｄと
Ａの排他的論理和の演算結果をクロックＣ０，Ｃ１，Ｃ
２で再度サンプルすると、そのサンプル結果Ｆ〜Ｈは図
２（ｌ）に示すように０のままとなる。このことから、
Ｃ０とＣ１の間が受信信号の変化点であると判定でき
る。
Ａの排他的論理和の演算結果をクロックＣ０，Ｃ１，Ｃ
２で再度サンプルすると、そのサンプル結果Ｆ〜Ｈは図
２（ｌ）に示すように０のままとなる。このことから、
Ｃ０とＣ１の間が受信信号の変化点であると判定でき
る。
【００２２】ここで、受信信号はジッタ等の影響により
位相が固定ではない。そこで、位相判定を行う前に、判
定保護部２において、Ｄ−Ｆ／Ｆ１３１〜１３４の出力
が一度でも１となった場合は、ＪＫ−Ｆ／Ｆ２１１〜２
１４に保持してこれを保護し、カウンタ部２１５におい
て変化点をｍ回数えたときのＪＫ−Ｆ／Ｆ２１１〜２１
４の保持内容Ｉ〜Ｌについて位相判定部３で位相判定す
る。図２の例では受信信号の変化点がＣ０とＣ１の間に
あるため、クロックＣ３が最適位相と判定される。
位相が固定ではない。そこで、位相判定を行う前に、判
定保護部２において、Ｄ−Ｆ／Ｆ１３１〜１３４の出力
が一度でも１となった場合は、ＪＫ−Ｆ／Ｆ２１１〜２
１４に保持してこれを保護し、カウンタ部２１５におい
て変化点をｍ回数えたときのＪＫ−Ｆ／Ｆ２１１〜２１
４の保持内容Ｉ〜Ｌについて位相判定部３で位相判定す
る。図２の例では受信信号の変化点がＣ０とＣ１の間に
あるため、クロックＣ３が最適位相と判定される。
【００２３】位相判定部３の判定結果を入力したクロッ
ク選択部４は最適位相と判定されたクロックＣ２を選択
的に導出する。これによって、受信信号に同期したクロ
ックが抽出される。
ク選択部４は最適位相と判定されたクロックＣ２を選択
的に導出する。これによって、受信信号に同期したクロ
ックが抽出される。
【００２４】ところで、受信信号の変化点はジッタ等の
影響により変動している。そこで、同期保護部５におい
て、受信信号の変化点が動いて受信信号の位相と判定位
相の関係が最適でなくなった場合、同期外れとみなして
判定保護部２をリセットし、再度位相判定を行うことに
より、最適位相のクロックに修正する。
影響により変動している。そこで、同期保護部５におい
て、受信信号の変化点が動いて受信信号の位相と判定位
相の関係が最適でなくなった場合、同期外れとみなして
判定保護部２をリセットし、再度位相判定を行うことに
より、最適位相のクロックに修正する。
【００２５】同期外れとする基準としては、受信信号が
図２（ａ）のような位相の場合、変化点がＣ０とＣ１の
間で検出された場合には最適なクロック位相としてＣ３
を選択するが、Ｃ３を選択後に受信信号の変化点がＣ２
とＣ３またはＣ３とＣ４の間で検出されたときには同期
外れとみなす。このとき、変化点がＣ２とＣ３の間で検
出された場合は最適なクロック位相としてクロックＣ０
に選択を修正し、Ｃ３とＣ４の間で検出された場合はク
ロックＣ２に選択を修正する。
図２（ａ）のような位相の場合、変化点がＣ０とＣ１の
間で検出された場合には最適なクロック位相としてＣ３
を選択するが、Ｃ３を選択後に受信信号の変化点がＣ２
とＣ３またはＣ３とＣ４の間で検出されたときには同期
外れとみなす。このとき、変化点がＣ２とＣ３の間で検
出された場合は最適なクロック位相としてクロックＣ０
に選択を修正し、Ｃ３とＣ４の間で検出された場合はク
ロックＣ２に選択を修正する。
【００２６】このように本実施例によれば、位相判定回
路を全てロジックで組むことができるので、全デジタル
化が可能となり集積化が行える。したがって、受信信号
が増えても実装面積を小さくできるので従来のように実
装できなくなるという問題は発生しない。また、受信信
号の位相が不安定な場合も、その位相に追従することが
でき、ＰＬＬ回路と比較して同等な性能を提供できる。
路を全てロジックで組むことができるので、全デジタル
化が可能となり集積化が行える。したがって、受信信号
が増えても実装面積を小さくできるので従来のように実
装できなくなるという問題は発生しない。また、受信信
号の位相が不安定な場合も、その位相に追従することが
でき、ＰＬＬ回路と比較して同等な性能を提供できる。
【００２７】尚、上記実施例ではｎ＝４として説明した
が、他の値であっても同様に実施可能である。その他、
本発明の要旨を逸脱しない範囲で種々変形しても同様に
実施可能であることはいうまでもない。
が、他の値であっても同様に実施可能である。その他、
本発明の要旨を逸脱しない範囲で種々変形しても同様に
実施可能であることはいうまでもない。
【００２８】
【発明の効果】以上述べたように本発明によれば、デジ
タル回路によってクロックを抽出することができ、これ
によって集積回路化を実現し、入力信号数が複数の場合
に実装面積の縮小を図ることのできる位相判定回路を提
供することができる。
タル回路によってクロックを抽出することができ、これ
によって集積回路化を実現し、入力信号数が複数の場合
に実装面積の縮小を図ることのできる位相判定回路を提
供することができる。
【図１】 本発明に係る位相判定回路の一実施例の構成
を示すブロック回路図である。
を示すブロック回路図である。
【図２】 同実施例のサンプル部の動作を説明するため
のタイムチャートである。
のタイムチャートである。
１ サンプル部 ２ 判定保護部 ３ 位相判定部 ４ クロック選択部 ５ 同期保護部 １１ 入力サンプル回路 １２ 演算回路 １３ 位相調整回路 １１１〜１１４ Ｄ−Ｆ／Ｆ １２１〜１２４ ＥＸ−ＯＲ回路 １３１〜１３４ Ｄ−Ｆ／Ｆ ２１１〜２１４ ＪＫ−Ｆ／Ｆ ２１５ カウンタ部
Claims (4)
- 【請求項１】 受信信号の１／ｎ（ｎは２以上の自然
数）間隔で生成されるｎ相のクロックで前記受信信号を
サンプルするサンプル部と、 このサンプル部で得られる各サンプル結果からいずれの
クロック間に受信信号の変化点があるかを判別すること
で受信信号の位相を判定する位相判定部とを具備したこ
とを特徴とする位相判定回路。 - 【請求項２】 前記サンプル部は、前記ｎ相の各クロッ
クで前記受信信号をサンプルする入力サンプル回路と、
この回路で得られる互いに隣り合うクロックによるサン
プル結果についてそれぞれ排他的論理和を演算する演算
回路と、この回路で得られる各演算結果について前記ｎ
相のクロックを用いて再サンプルする位相調整回路とを
備え、 前記位相判定部は、前記位相調整回路で得られる再サン
プル結果から前記受信信号の位相を判定するようにした
ことを特徴とする請求項１記載の位相判定回路。 - 【請求項３】 前記位相判定部は、前記サンプル部の再
サンプル結果が“１”になっている長さを計数し、所定
の計数値に達すると前記位相判定部に判定指示を送る判
定保護部を備え、前記判定指示の入力タイミングで前記
受信信号の位相を判定するようにしたことを特徴とする
請求項２記載の位相判定回路。 - 【請求項４】 前記位相判定部は、前記サンプル部のサ
ンプル結果と前記位相判定部の判定結果を監視して両者
の関係から同期外れを検出し、同期外れ検出時に前記判
定保護部をリセットする同期保護部を備えるようにした
ことを特徴とする請求項３記載の位相判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109225A JPH07321646A (ja) | 1994-05-24 | 1994-05-24 | 位相判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109225A JPH07321646A (ja) | 1994-05-24 | 1994-05-24 | 位相判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321646A true JPH07321646A (ja) | 1995-12-08 |
Family
ID=14504779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109225A Pending JPH07321646A (ja) | 1994-05-24 | 1994-05-24 | 位相判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8406362B2 (en) | 2009-07-10 | 2013-03-26 | Renesas Electronics Corporation | Communication device |
-
1994
- 1994-05-24 JP JP6109225A patent/JPH07321646A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8406362B2 (en) | 2009-07-10 | 2013-03-26 | Renesas Electronics Corporation | Communication device |
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