JP3408131B2 - 水平同期信号検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号の水平同
期信号を検出する水平同期信号検出回路、特にビデオテ
ープレコーダーから再生された映像信号をデジタル変換
しメモリに記憶する映像信号処理装置における水平同期
信号検出回路に関する。

【０００２】

【従来の技術】従来の水平同期信号検出回路の一例を図
６に示し説明する。入力端子１より入力された再生映像
信号は、同期分離回路２で同期信号を分離され、ゲート
回路３に入力されると共に、等化パルス除去回路５に入
力される。等化パルス除去回路に入力された同期信号
は、等化パルスが除去された後、位相比較器（ＰＣ）
６、ローパスフィルタ（ＬＰＦ）７、電圧制御発振器
（ＶＣＯ）８からなるいわゆる自動周波数制御発振器１
０に入力される。この自動周波数制御発振器１０の電圧
制御発振器８からの出力信号は、ゲート幅調整回路９に
入力され、その出力信号がゲート回路３に入力される。
ゲート回路３でゲートされた水平同期パルスは、出力端
子４に出力される。

【０００３】以上のように構成された従来の水平同期信
号検出回路の具体的な動作について、図６及び図７を用
いて説明する。但し、図７は図６の各回路における出力
波形図であり、同一信号には同一符号が付してある。

【０００４】入力端子１より入力された映像信号ａは、
同期分離回路２で同期信号ｂを分離させる。分離された
同期信号ｂは等化パルス除去回路５で垂直同期信号付近
の等化パルスが除去され、水平同期信号パルスｃとして
位相比較器６に出力される。また、位相比較器６には、
自走発信周波数が水平周期（ｆｈ＝１５．７３４ＫＨ
ｚ）付近である電圧制御発振器８からの出力パルスｄが
入力されている。位相比較器６からの位相誤差信号は、
ローパスフィルタ７を通り、電圧制御発振器８に帰還さ
れるため、電圧制御発振器８からの出力パルスｄは、常
に水平同期信号パルスｃに位相同期するように動作して
いる。この水平同期信号パルスｃに同期した電圧制御発
振器８からの出力パルスｄは、ゲート幅調整回路９で、
同期信号ｂの立上りから前後２〜３μｓｅｃの期間ゲー
トするゲートパルスｅに調整され、ゲート回路３に入力
される。同期信号ｂはゲート回路３に入力され、ゲート
パルスｅでゲートされ、水平同期パルスｆとして出力端
子４に出力される。ゲートパルスｅは自動周波数制御発
振器１０から出力されているため、安定な水平同期周期
で出力されており、ノイズによる影響を受けにくい。よ
って、図７のＡのような同期信号ｂの立上りから十分離
れた位置にノイズがある場合でも、容易にゲートし、除
去することができる。

【０００５】以上のように自動周波数制御発振器１０の
応答特性とゲートパルスｅのゲート幅を最適に選ぶこと
によって、映像信号部分からの影響を受けにくい同期信
号ｂの立上りを安定に検出していた。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、映像信号のＳ／Ｎが悪い状態で同
期信号ｂの立上りに隣接した位置にノイズがある場合
（図７のＢのような場合）、ゲート回路３でゲートした
水平同期パルスｆ内の正規の水平同期パルスの付近に複
数の誤ったパルスが検出されてしまい、正確な水平同期
信号の立上りを検出できないという問題が生じてしま
う。

【０００７】本発明は、映像信号のＳ／Ｎが悪い状態で
水平同期信号の立上りに隣接した位置にノイズがある場
合でも確実に水平同期信号の立上りを検出することがで
きる水平同期信号検出回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明は、上記課題を解
決するために、水平同期信号検出回路として、映像信号
から同期信号を分離する同期信号分離手段と、前記同期
信号を所定時間遅延する第１遅延手段と、前記同期信号
を前記所定時間の２倍の時間遅延する第２遅延手段と、
最小値から最大値の間で計数値が変化すると共に、前記
同期信号がハイレベルで且つ前記第１遅延手段の出力が
ローレベルの期間に入力される基準クロックをカウント
アップし、前記同期信号がローレベルで且つ前記第１遅
延手段の出力がハイレベルの期間に入力される前記基準
クロックをカウントダウンする第１カウンタ手段と、前
記最小値から前記最大値の間で計数値が変化すると共
に、前記第１遅延手段の出力がローレベルで且つ前記第
２遅延手段の出力がハイレベルの期間に入力される前記
基準クロックをカウントアップし、前記第１遅延手段の
出力がハイレベルで且つ前記第２遅延手段の出力がロー
レベルの期間に入力される前記基準クロックをカウント
ダウンする第２カウンタ手段と、前記第１カウンタ手段
の値と前記第２カウンタ手段の値との一致を検出する検
出手段と、前記検出手段の検出結果を基にパルスを発生
させるパルス発生手段と、を具備した。

【０００９】さらに、前記所定時間は前記第１カウンタ
手段又は前記第２カウンタ手段が前記基準クロックを連
続して前記最小値から前記最大値までカウントアップす
るのに必要とする時間に設定した。

【００１０】さらに、前記パルス発生手段は前記検出手
段にて検出した一致する前記第１カウンタ手段の値と前
記第２カウンタ手段の値が所定値以上の場合にパルスを
発生させると共に、該パルスを水平同期信号の立上りを
示す信号として出力するようにした。

【００１１】また、本発明は上記課題を解決する別の手
段として、水平同期信号検出回路として、映像信号から
同期信号を分離する同期信号分離手段と、前記同期信号
を所定時間遅延する第１遅延手段と、前記同期信号を前
記所定時間の２倍の時間遅延する第２遅延手段と、最小
値から最大値の間で計数値が変化すると共に、前記同期
信号がハイレベルで且つ前記第１遅延手段の出力がロー
レベルの期間に入力される基準クロックをカウントダウ
ンし、前記同期信号がローレベルで且つ前記第１遅延手
段の出力がハイレベルの期間に入力される前記基準クロ
ックをカウントアップする第１カウンタ手段と、前記最
小値から前記最大値の間で計数値が変化すると共に、前
記第１遅延手段の出力がローレベルで且つ前記第２遅延
手段の出力がハイレベルの期間に入力される前記基準ク
ロックをカウントダウンし、前記第１遅延手段の出力が
ハイレベルで且つ前記第２遅延手段の出力がローレベル
の期間に入力される前記基準クロックをカウントアップ
する第２カウンタ手段と、前記第１カウンタ手段の値と
前記第２カウンタ手段の値との一致を検出する検出手段
と、前記検出手段の検出結果を基にパルスを発生させる
パルス発生手段と、を具備した。

【００１２】さらに、前記所定時間は前記第１カウンタ
手段又は前記第２カウンタ手段が前記基準クロックを連
続して前記最小値から前記最大値までカウントアップす
るのに必要とする時間に設定した。

【００１３】さらに、前記パルス発生手段は前記検出手
段にて検出した一致する前記第１カウンタ手段の値と前
記第２カウンタ手段の値が所定値以下の場合にパルスを
発生させると共に、該パルスを水平同期信号の立上りを
示す信号として出力するようにした。

【００１４】

【発明の実施の形態】以下図面に従い、本発明の実施の
形態について説明する。図１は本発明の第１の実施例で
ある水平同期信号検出回路の回路ブロック図である。図
において、入力端子１１より入力された映像信号は、同
期分離回路１２で同期信号を分離され第１遅延回路１
３、ＰＬＬ回路１４、及びＡＮＤ回路１５、１６に出力
される。なお、ＡＮＤ回路１６へはレベル反転されて入
力されている。そして、第１遅延回路１３の出力信号は
第２遅延回路１７及びＡＮＤ回路１８に出力される。ま
た、第２遅延回路１７の出力信号はＡＮＤ回路１９に出
力される。

【００１５】なお、第１遅延回路１３及び第２遅延回路
１７は、それぞれ直列に接続された１０個のフリップフ
ロップ（図示省略）により構成され、各フリップフロッ
プは基準クロックにより動作し、入力された信号を１ク
ロック期間づつ遅延し次のリップフロップに送るよう動
作する。すなわち、第１遅延回路１３からは１０クロッ
ク期間遅延された同期信号が出力され、第２遅延回路１
７からは２０クロック期間遅延された同期信号が出力さ
れる。なお、本実施例における基準クロックの周波数は
１４ＭＨｚである。

【００１６】そして、ＡＮＤ回路１８の出力はＡＮＤ回
路１５、１６、２０、２１に入力される。但し、ＡＮＤ
回路１５、２０へはレベル反転されて入力されている。
さらに、ＡＮＤ回路１９の出力はＡＮＤ回路２０、２１
に入力される。但し、ＡＮＤ回路２１へはレベル反転さ
れて入力されている。

【００１７】一方、ＰＬＬ回路１４は、入力された同期
信号に含まれた垂直同期信号に位相同期したパルスを出
力する。該出力はリセット信号としてＡカウンタ２２、
Ｂカウンタ２３、Ｃカウンタ２４、及びフリップフロッ
プ２５、２６の各リセット端子に入力される。Ｃカウン
タ２４は基準クロックを順次カウントし、比較回路２７
はＣカウンタ２４の値が１０以上になったことを検出す
ればフリップフロップ２５をセットし、比較回路２８は
該値が２０以上になったことを検出すればフリップフロ
ップ２６をセットする。

【００１８】よって、フリップフロップ２５の出力とＡ
ＮＤ回路１８により、垂直同期信号に位相同期したパル
スから１０クロック期間、第１遅延回路１３の出力がＡ
ＮＤ回路１５、１６、２０、２１へ入力されるのが阻止
される。また、フリップフロップ２６の出力とＡＮＤ回
路１９により、垂直同期信号に位相同期したパルスから
２０クロック期間、第２遅延回路１７の出力がＡＮＤ回
路２０、２１、へ入力されるのが阻止される。これは、
同期分離回路１２から出力される同期信号に含まれる等
価パルスによりＡカウンタ２２及びＢカウンタ２３の値
が変化することにより生じる誤動作を防止するためであ
る。

【００１９】そして、Ａカウンタ２２及びＢカウンタ２
３は、共に最小値０から最大値１０までの間、カウント
アップ及びカウントダウンを行うカウンタであり、ＵＰ
端子２２ｕ、２３ｕにハイの信号が入力されている期間
は入力される基準クロックをカウントアップし、ＤＯＷ
Ｎ端子２２ｄ、２３ｄにハイの信号が入力されている期
間は該基準クロックをカウントダウンする。

【００２０】ここで、Ａカウンタ２２のＵＰ端子２２ｕ
にはＡＮＤ回路１５からの出力が入力され、ＤＯＷＮ端
子２２ｄにはＡＮＤ回路１６からの出力が入力されてい
る。よって、Ａカウンタ２２は同期分離回路１２から出
力される同期信号がハイで、第１遅延回路１３から出力
される１０クロック期間遅延された同期信号がローの期
間カウントアップし、該同期信号がローで該１０クロッ
ク遅延された同期信号がハイの期間カウントダウンす
る。また、Ｂカウンタ２３は第１遅延回路１３から出力
される１０クロック期間遅延された同期信号がハイで、
第２遅延回路１７から出力される２０クロック期間遅延
された同期信号がローの期間カウントアップし、該１０
クロック期間遅延された同期信号がローで該２０クロッ
ク期間遅延された同期信号がハイの期間カウントダウン
する。

【００２１】そして、Ａカウンタ２２の値とＢカウンタ
２３の値は一致検出回路２９にて一致が検出され、検出
された時点でパルスが発生される。そして、該パルスは
値確認回路３０にてＢカウンタ２３の値が５以上である
ことが検出された場合のみ、水平同期信号の立上りを示
すパルスとしてＡＮＤ回路３１を介して出力端子３２か
ら出力される。

【００２２】次に、本実施例の動作について、図２を参
照しつつ説明する。但し、図２は図１の各部における出
力波形図であり、同一信号には同一符号が付してある。
なお、Ａカウンタ２２の出力を示したＳ４とＢカウンタ
２３の出力を示したＳ５は、カウンタの値の大小を波形
の高低として示している。

【００２３】同期分離回路１２から出力される同期信号
Ｓ１、ＡＮＤ回路１８から出力される１０クロック期間
遅延された同期信号Ｓ２、ＡＮＤ回路１９から出力され
る２０クロック期間遅延された同期信号Ｓ３により、Ａ
カウンタ２２及びＢカウンタ２３をカウントアップさせ
るのかカウントダウンさせるのかが制御される。

【００２４】なお、図２に示した出力波形Ｓ１における
信号Ｈは、ＰＬＬ回路１４からのリセット信号が出力さ
れた後に初めて発生た水平同期信号であり、且つノイズ
を伴わない理想的な状態のものである。

【００２５】図２に示した期間Ｔ１では、Ａカウンタ２
２のＤＯＷＮ端子２２ｄにＡＮＤ回路１６からハイの信
号が入力されるので、Ａカウンタ２２はカウントダウン
をしようとするが、Ａカウンタ２２はＰＬＬ回路１４か
らのリセット信号によりリセットされ、最小値０となっ
ているいため、値は変化しない。なお、該リセット信号
が発生してから期間Ｔ１が終了するまでの間、Ａカウン
タ２２の値Ｓ４とＢカウンタ２３の値Ｓ５は最小値０で
等しくなるが、値確認回路３０における５以上という条
件を満たさないため出力端子３２からパルスは出力され
ない。

【００２６】次の期間Ｔ２では、Ｂカウンタ２３のＵＰ
端子２３ｕにＡＮＤ回路２０からハイの信号が入力され
るので、Ｂカウンタ２３は最小値０からカウントアップ
を行う。期間Ｔ２は１０クロック期間であるため、Ｂカ
ウンタ２３は最大値１０までカウントアップを行う。

【００２７】次の期間Ｔ３では、ＡＮＤ回路１５、１
６、２０、２１の出力は全てローであるので、Ａカウン
タ２２及びＢカウンタ２３の値は変化しない。

【００２８】次の期間Ｔ４では、Ａカウンタ２２のＵＰ
端子２２ｕにＡＮＤ回路１５からハイの信号が入力され
るので、Ａカウンタ２２は最小値０からカウントアップ
を行う。期間Ｔ４は期間Ｔ２と同様に１０クロック期間
であるため、Ａカウンタ２２は最大値１０までカウント
アップを行う。そして、期間Ｔ４終了時、Ａカウンタ２
２は最大値１０となりＢカウンタ２３の値と一致する。
さらに、値確認回路３０の５以上という条件も満たして
いるので出力端子３２からパルスＳ６が出力される。該
パルスは水平同期信号の立上りを示すもので、図２に示
すように、同期分離回路１２から分離された同期信号Ｓ
１における水平同期信号から第１遅延回路１３の遅延時
間である１０クロック期間遅れたタイミングで出力され
る。

【００２９】期間Ｔ５では、Ｂカウンタ２３のＤＯＷＮ
端子２３ｄにＡＮＤ回路２１からハイの信号が入力され
るので、Ｂカウンタ２３は最大値１０からカウントダウ
ンを行う。期間Ｔ４は期間Ｔ２と同様に１０クロック期
間であるため、Ｂカウンタ２３は最小値０までカウント
ダウンを行う。

【００３０】そして、信号Ｈ以降に発生する水平同期信
号（出力波形Ｓ１における信号Ｈｎ）に対しても同様の
動作を行う。すなわち、期間Ｔ６〜Ｔ１０は、それぞれ
期間Ｔ１〜Ｔ５に対応する。但し、期間Ｔ１ではＡカウ
ンタ２２のカウントダウンは行われなかったが、期間Ｔ
６の開始時点ではＡカウンタ２２の値は最大値１０であ
るため、最小値０までカウントダウンが行われる。以
降、ＰＬＬ回路１４からリセット信号が発生するまで、
期間Ｔ６〜Ｔ１０に示した動作を繰り返し行う。

【００３１】以上、ノイズを伴わない水平同期信号が入
力された場合の出力波形を基に動作を説明したが、次
に、水平同期信号の立上りに隣接した位置にノイズを伴
う場合の出力波形を図３に示して説明する。但し、図３
は図２と同様に図１の各部における出力波形図であり、
同一信号には同一符号が付してある。なお、図３におけ
るＳ１は、水平同期信号の立上り部分を拡大したもので
ある。

【００３２】ＡＮＤ回路１５、１６、２０、２１の出力
はＳ１、Ｓ２、Ｓ３のレベル変動により変動するため、
Ａカウンタ２２の値Ｓ４及びＢカウンタ２３の値Ｓ５
は、図の様に変化する。そして、両者が一致し、且つ値
が５以上であれば出力端子３２からパルスが出力され
る。すなわち、水平同期信号の立上りに隣接した位置に
ノイズを伴う場合でも、該ノイズにより立上りを検出す
るパルスが複数個発生することはなく、且つ水平同期信
号の真の立上りが存在するであろう位置に応じたパルス
Ｓ６を発生させることができる。

【００３３】なお、本実施例では、第１遅延回路１３及
び第２遅延回路１７の遅延時間を、Ａカウンタ２２及び
Ｂカウンタ２３が基準クロックを連続して最小値０から
最大値１０までカウントアップするのに必要とする時間
に設定されている。すなわち、 Ａカウンタ２２及びＢ
カウンタ２３が遅延時間内にカウントアップ可能な最大
限に設定されている。こうすることによって、図３に示
すように、水平同期信号の立上りに隣接した位置にノイ
ズを伴う場合、Ａカウンタ２２のカウントアップとＢカ
ウンタ２３のカウントダウンが同時に行われる同時カウ
ント期間を、より長く確保することができ、両カウンタ
を効率よく動作させ水平同期信号の検出が行われる。な
お、Ａカウンタ２２及びＢカウンタ２３のカウント範囲
を１０より小さく設定すれば該同時カウント期間は短く
なるが、ノイズに影響されない水平同期信号の検出は可
能である。

【００３４】また、値確認回路３０とＡＮＤ回路３１を
省き、一致検出回路２９からのパルスをそのまま出力端
子３２に出力するようにしてもよい。この場合、水平同
期信号の立下りと立下りに応じてパルスが出力される。
なお、この場合、ＰＬＬ回路１４からのリセット信号に
よりＡカウンタ２２がリセットされ最小値０に設定され
れば、該リセット信号が発生した時点でＡカウンタ２２
の値とＢカウンタ２３の値が一致してしまうので、一致
検出回路２９から誤ってパルスが発生し出力されてしま
う。よって、Ａカウンタ２２はリセット信号にて最小値
０に設定するのではなく、最大値１０に設定しなければ
ならない。

【００３５】また、一致検出回路２９はＡカウンタ２２
の値とＢカウンタ２３の値が完全に一致するのを検出す
るのではなく、１〜２の値の差であれば一致したとみな
しパルスを発生するようにしてもよい。

【００３６】以上、本発明の第１の実施例について説明
したが、Ａカウンタ２２とＢカウンタ２３におけるカウ
ントアップとカウントダウンの関係を逆に設定しても水
平同期信号検出回路を構成することができる。

【００３７】図４に本発明の第２の実施例である水平同
期信号検出回路の回路ブロック図を示す。なお、第１の
実施例を示した図１と共通する構成要素及び信号には同
一符号を付し、詳細な説明は割愛する。

【００３８】第２の実施例では、第１の実施例に対し
て、Ａカウンタ２２、Ｂカウンタ２３、値確認回路３０
に代えて、Ｄカウンタ４０、Ｅカウンタ４１、値確認回
路４２を設けた。

【００３９】Ｄカウンタ４０及びＥカウンタ４１は、第
１実施例のＡカウンタ２２及びＢカウンタ２３と同様、
共に最小値０から最大値１０までの間、カウントアップ
及びカウントダウンを行うカウンタであり、ＵＰ端子４
０ｕ、４１ｕにハイの信号が入力されている期間は入力
される基準クロックをカウントアップし、ＤＯＷＮ端子
４０ｄ、４１ｄにハイの信号が入力されている期間は該
基準クロックをカウントダウンする。また、Ｄカウンタ
４０はＰＬＬ回路１４からのリセット信号によって最小
値０にリセットされ、Ｅカウンタ４１は該リセット信号
によって最大値１０にプリセットされる。

【００４０】そして、本実施例では、第１の実施例に対
してカウントアップとカウントダウンの関係を逆に設定
するために、ＡＮＤ回路１５の出力をＤカウンタ４０の
ＤＯＷＮ端子４０ｄに入力し、ＡＮＤ回路１６の出力を
Ｄカウンタ４０のＵＰ端子４０ｕに入力し、ＡＮＤ回路
２０の出力をＥカウンタ４１のＤＯＷＮ端子４１ｄに入
力し、ＡＮＤ回路２１の出力をＥカウンタ４１のＵＰ端
子４１ｕに入力する。

【００４１】また、値確認回路４２は、Ｅカウンタ４１
の値が５未満であることを検出し、検出された場合の
み、一致検出回路２９からのパルスはＡＮＤ回路３１を
介して水平同期信号の立上りを示すパルスとして出力端
子３２から出力される。

【００４２】次に、本実施例の動作について、図５を参
照しつつ説明する。但し、図５は図４の各部における出
力波形図であり、同一信号には同一符号が付してある。
なお、Ｄカウンタ４０の出力を示したＳ７とＥカウンタ
４１の出力を示したＳ８は、カウンタの値の大小を波形
の高低として示している。また、第１の実施例の出力波
形を示した図２と共通するものは同一符号を付し、詳細
な説明は割愛する。

【００４３】図２と図５を比較すれば明らかなように、
第１の実施例と第２の実施例とでは、Ａカウンタ２２が
カウントアップ及びカウントダウンする期間、Ｄカウン
タ４０はカウントダウン及びカウントアップし、Ｂカウ
ンタ２３がカウントアップ及びカウントダウンする期
間、Ｅカウンタ４１はカウントダウン及びカウントアッ
プする点、及び値確認回路４２はＥカウンタ４１の値が
５未満であることを検出し、検出された場合のみ、一致
検出回路２９からのパルスはＡＮＤ回路３１を介して水
平同期信号の立上りを示すパルスとして出力端子３２か
ら出力される点、が異なるのみであり、基本的な動作は
同じである。

【００４４】次に本発明の第３の実施例について説明す
る。第１及び第２の実施例では、論理回路等のハードウ
エアで構成したが、第３の実施例ではマイクロコンピュ
ータを用い、ソフトウエアで構成した。

【００４５】図８は第３の実施例を示す回路ブロック図
である。図において、５０は映像信号を入力し同期信号
を分離する同期分離回路であり、その出力はマイクロコ
ンピュータ５２の第１入力端子５２ａに入力されると共
に、ＰＬＬ回路５１にも入力される。ＰＬＬ回路５１
は、入力された同期信号に含まれた垂直同期信号に位相
同期したパルスＶＤを出力し、マイクロコンピュータ５
２の第２入力端子５２ｂに入力する。また、マイクロコ
ンピュータ５２は、入力される駆動クロックに基づいて
動作し、水平同期信号の検出結果を出力端子５２ｃより
出力する。

【００４６】次に、マイクロコンピュータ５２の動作
を、図９及び図１０に示したフローチャート、図１１に
示した動作説明図に基づいて説明する。なお、図１１に
示した波形は各レジスタやカウンタの値の時間的変化を
示したものであり、値の大小を波形の高低として示して
いる。また、レジスタＤ（０）の値を示した波形は、Ｐ
ＬＬ回路５１によるＶＤ割り込みが行われた後に初めて
発生した水平同期信号に基づくものであり、且つ水平同
期信号はノイズを伴わない理想的な状態のものである。

【００４７】入力端子５２ｂにパルスＶＤが入力される
と、ＶＤ割り込み動作としてカウンタやレジスタの初期
設定を行う。すなわち、カウンタＳＡの値を１０とし
（ＳＴ１）、カウンタＳＢの値を０とし（ＳＴ２）、カ
ウンタＳＣの値を０とし（ＳＴ３）、レジスタＤ（０）
〜Ｄ（２０）の値を０とし（ＳＴ４）、レジスタＯＵＴ
の値を０とし（ＳＴ５）、ＶＤ割り込みを終了する。な
お、カウンタＳＡ、ＳＢ、ＳＣはマイクロコンピュータ
５２内のソフトウエアで構成されたものであり、カウン
タＳＡとＳＢが取りうる値は、最小値０から最大値１０
までという制限を設けている。

【００４８】一方、マイクロコンピュータ５２は、入力
される駆動クロックを分周して得られる周期的な信号に
よってタイマー割り込み動作を行う。なお、該周期的な
信号の周期は、第１及び第２の実施例にて使用された基
準クロックの周期とほぼ同じものである。

【００４９】タイマー割り込みが生じると、先ずカウン
タＳＣをカウントアップし（ＳＴ１１）、カウンタＳＣ
の値が２０を越えていれば次のステップに進むが、越え
ていなければ割り込み処理を終了する（ＳＴ１２）。こ
れは、同期分離回路５０から出力される同期信号に含ま
れる等価パルスによりカウンタＳＡ及びＳＢの値が変化
することにより生じる誤動作を防止するためである。そ
して、ステップＳＴ１２にてＹＥＳであれば、レジスタ
Ｄ（１９）〜Ｄ（０）の値をそれぞれレジスタＤ（２
０）〜Ｄ（１）に順次移動させ（ＳＴ１３、ＳＴ１４、
ＳＴ１５、ＳＴ１６）、最後にレジスタＤ（０）に入力
端子５２ａより入力されている同期信号の値（ハイであ
れば１、ローであれば０）を読み込む。すなわち、レジ
スタＤ（０）〜Ｄ（２０）は、タイマー割り込みが生じ
る毎に得られた、入力端子５２ａより入力されている同
期信号の値を順次遅延させる遅延手段として動作する。

【００５０】そして、タイマー割り込みが生じた時点で
の同期信号の値が記憶されているレジスタＤ（０）の値
と、タイマー割り込み１０回分遅延された同期信号の値
が記憶されているレジスタＤ（１０）の値と、タイマー
割り込み２０回分遅延された同期信号の値が記憶されて
いるレジスタＤ（２０）の値を基に、カウンタＳＡ及び
ＳＢのカウントアップ、カウントダウンを行う。

【００５１】すなわち、図１１に示した期間Ｔ４やＴ９
のように、レジスタＤ（０）の値が１且つレジスタＤ
（１０）の値が０であればカウンタＳＡをカウントアッ
プし（ＳＴ１８、ＳＴ１９）、期間Ｔ１やＴ６のよう
に、レジスタＤ（０）の値が０且つレジスタＤ（１０）
の値が１であればカウンタＳＡをカウントダウンし（Ｓ
Ｔ２０、ＳＴ２１）、期間Ｔ２やＴ７のように、レジス
タＤ（１０）の値が０且つレジスタＤ（２０）の値が１
であればカウンタＳＢをカウントアップし（ＳＴ２２、
ＳＴ２３）、期間Ｔ５やＴ１０のように、レジスタＤ
（１０）の値が１且つレジスタＤ（２０）の値が０であ
ればカウンタＳＢをカウントダウンする（ＳＴ２４、Ｓ
Ｔ２５）。そして、ステップＳＴ１８、ＳＴ２０、ＳＴ
２２、ＳＴ２４の条件全てにおいてＮＯであれば、レジ
スタＯＵＴの値を０とし（ＳＴ２９）、割り込み処理を
終了する。なお、レジスタＯＵＴの値は、水平同期信号
の検出結果としてマイクロコンピュータ５２の出力端子
５２ｃより出力される。

【００５２】一方、ステップＳＴ１９、又はＳＴ２１、
又はＳＴ２３、又はＳＴ２５の処理が行われた場合、カ
ウンタＳＡの値が４より大きく（ＳＴ２６）、且つカウ
ンタＳＡの値とカウンタＳＢの値が一致すれば（ＳＴ２
７）、レジスタＯＵＴの値を１とし（ＳＴ２８）、割り
込み処理を終了する。よって、レジスタＯＵＴの値は、
図１１に波形として示すように、水平同期信号の立上り
を示すパルスとしてマイクロコンピュータ５２の出力端
子５２ｃより出力される。以降、マイクロコンピュータ
５２はタイマー割り込み毎にステップＳＴ１１〜ＳＴ２
９の動作を繰り返し、よってＶＤ割り込み処理が行われ
るまで期間Ｔ６〜Ｔ１０に示した動作を繰り返し行う。
なお、ステップＳＴ２６の条件により、カウンタＳＡの
値が４以下であればレジスタＯＵＴの値は０のままであ
り、水平信号の立下りに基づいたパルスは出力されな
い。

【００５３】以上、ノイズを伴わない水平同期信号が入
力された場合の動作を説明したが、水平同期信号の立上
りに隣接した位置にノイズを伴う場合であっても、第１
及び第２の実施例と同様、確実に水平同期信号の立上り
を検出ことができる。

【００５４】以上、本発明の実施例について説明した
が、基準クロックの周波数、各カウンタのカウント可能
範囲等は、実施例で具体的に示した値に限定されるもの
ではないことは言うまでもない。

【００５５】

【発明の効果】本発明によれば、簡単な論理手段を組み
合わせることにより、映像信号のＳ／Ｎが悪い状態で水
平同期信号の立上りに隣接した位置にノイズがある場合
でも確実に水平同期信号の立上りを検出することができ
る水平同期信号検出回路を提供することができ、その効
果は大である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示した回路ブロック図
である。

【図２】第１の実施例の動作を示した出力波形図であ
る。

【図３】第１の実施例の動作を示した出力波形図であ
る。

【図４】本発明の第２の実施例を示した回路ブロック図
である。

【図５】第２の実施例の動作を示した出力波形図であ
る。

【図６】従来技術を示した回路ブロック図である。

【図７】従来技術の動作を示した出力波形図である。

【図８】本発明の第３の実施例を示した回路ブロック図
である。

【図９】第３の実施例の動作を示したフローチャートで
ある。

【図１０】第３の実施例の動作を示したフローチャート
である。

【図１１】第３の実施例の動作を示した動作説明図であ
る。

【符号の説明】

１２ 同期分離回路 １３ 第１遅延回路 １４ 第２遅延回路 １５、１６、２０、２１ ＡＮＤ回路 ２２ Ａカウンタ ２３ Ｂカウンタ ２９ 一致検出回路 ３０ 値確認回路 ３１ ＡＮＤ回路 ４０ Ｄカウンタ ４１ Ｅカウンタ ４２ 値確認回路 ５２ マイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−109666（ＪＰ，Ａ) 特開 昭63−110873（ＪＰ，Ａ) 特開 昭63−65782（ＪＰ，Ａ) 特開 昭61−261973（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/04 - 5/12

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 映像信号から同期信号を分離する同期信
   号分離手段と、前記同期信号を所定時間遅延する第１遅
   延手段と、前記同期信号を前記所定時間の２倍の時間遅
   延する第２遅延手段と、最小値から最大値の間で計数値
   が変化すると共に、前記同期信号がハイレベルで且つ前
   記第１遅延手段の出力がローレベルの期間に入力される
   基準クロックをカウントアップし、前記同期信号がロー
   レベルで且つ前記第１遅延手段の出力がハイレベルの期
   間に入力される前記基準クロックをカウントダウンする
   第１カウンタ手段と、前記最小値から前記最大値の間で
   計数値が変化すると共に、前記第１遅延手段の出力がロ
   ーレベルで且つ前記第２遅延手段の出力がハイレベルの
   期間に入力される前記基準クロックをカウントアップ
   し、前記第１遅延手段の出力がハイレベルで且つ前記第
   ２遅延手段の出力がローレベルの期間に入力される前記
   基準クロックをカウントダウンする第２カウンタ手段
   と、前記第１カウンタの値と前記第２カウンタの値との
   一致を検出する検出手段と、前記検出手段の検出結果を
   基にパルスを発生させるパルス発生手段と、を具備する
   ことを特徴とする水平同期信号検出回路。
2. 【請求項２】 前記所定時間は前記第１カウンタ手段又
   は前記第２カウンタ手段が前記基準クロックを連続して
   前記最小値から前記最大値までカウントアップするのに
   必要とする時間に設定することを特徴とする請求項１に
   記載の水平同期信号検出回路。
3. 【請求項３】 前記パルス発生手段は前記検出手段にて
   検出した一致する前記第１カウンタ手段の値と前記第２
   カウンタ手段の値が所定値以上の場合にパルスを発生さ
   せると共に、該パルスを水平同期信号の立上りを示す信
   号として出力することを特徴とする請求項１又は請求項
   ２に記載の水平同期信号検出回路。
4. 【請求項４】 映像信号から同期信号を分離する同期信
   号分離手段と、前記同期信号を所定時間遅延する第１遅
   延手段と、前記同期信号を前記所定時間の２倍の時間遅
   延する第２遅延手段と、最小値から最大値の間で計数値
   が変化すると共に、前記同期信号がハイレベルで且つ前
   記第１遅延手段の出力がローレベルの期間に入力される
   基準クロックをカウントダウンし、前記同期信号がロー
   レベルで且つ前記第１遅延手段の出力がハイレベルの期
   間に入力される前記基準クロックをカウントアップする
   第１カウンタ手段と、前記最小値から前記最大値の間で
   計数値が変化すると共に、前記第１遅延手段の出力がロ
   ーレベルで且つ前記第２遅延手段の出力がハイレベルの
   期間に入力される前記基準クロックをカウントダウン
   し、前記第１遅延手段の出力がハイレベルで且つ前記第
   ２遅延手段の出力がローレベルの期間に入力される前記
   基準クロックをカウントアップする第２カウンタ手段
   と、前記第１カウンタの値と前記第２カウンタの値との
   一致を検出する検出手段と、前記検出手段の検出結果を
   基にパルスを発生させるパルス発生手段と、を具備する
   ことを特徴とする水平同期信号検出回路。
5. 【請求項５】 前記所定時間は前記第１カウンタ手段又
   は前記第２カウンタ手段が前記基準クロックを連続して
   前記最小値から前記最大値までカウントアップするのに
   必要とする時間に設定することを特徴とする請求項４に
   記載の水平同期信号検出回路。
6. 【請求項６】 前記パルス発生手段は前記検出手段にて
   検出した一致する前記第１カウンタ手段の値と前記第２
   カウンタ手段の値が所定値以下の場合にパルスを発生さ
   せると共に、該パルスを水平同期信号の立上りを示す信
   号として出力することを特徴とする請求項４又は請求項
   ５に記載の水平同期信号検出回路。