JPH088559B2 - ビツト位相同期回路 - Google Patents
ビツト位相同期回路Info
- Publication number
- JPH088559B2 JPH088559B2 JP1050452A JP5045289A JPH088559B2 JP H088559 B2 JPH088559 B2 JP H088559B2 JP 1050452 A JP1050452 A JP 1050452A JP 5045289 A JP5045289 A JP 5045289A JP H088559 B2 JPH088559 B2 JP H088559B2
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- JP
- Japan
- Prior art keywords
- clock
- phase
- circuit
- data
- data value
- Prior art date
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- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、装置クロツクと周波数とが同期しており、
ビツト位相が任意な入力データを扱うデイジタル伝送装
置デイジタル処理装置において用いられる装置クロツク
に位相を同期化して出力するビツト位相同期回路に関す
るものである。
ビツト位相が任意な入力データを扱うデイジタル伝送装
置デイジタル処理装置において用いられる装置クロツク
に位相を同期化して出力するビツト位相同期回路に関す
るものである。
従来、この種のビツト位相同期回路は、データを遅延
用ゲートで遅延させ、データ値の変化のないところを選
択してビツト位相を同期化していた。
用ゲートで遅延させ、データ値の変化のないところを選
択してビツト位相を同期化していた。
上述した従来のビツト位相同期回路は、ゲートの遅延
時間のバラツキによる誤動作マージンの不足，高速動作
ゲートが多いことによる消費電力の増大および遅延用ゲ
ートを多段接続することによるゲート規模の増大などの
課題があつた。
時間のバラツキによる誤動作マージンの不足，高速動作
ゲートが多いことによる消費電力の増大および遅延用ゲ
ートを多段接続することによるゲート規模の増大などの
課題があつた。
本発明のビツト位相同期回路は、前述した従来の課題
を解決するためになされたものであり、入力クロツクか
ら同相または逆相クロツクを選択して出力するクロツク
位相選択回路と、上記同相または逆相クロツクで入力デ
ータを抽出してデータ値の変化を検出して出力するデー
タ値変化検出回路と、データ値の変化を検出したとき上
記クロツク位相選択回路にクロツク位相を変える信号を
出力するクロツク位相制御回路と、上記データ値変化検
出回路で抽出されたデータを上記クロツクで抽出してク
ロツクに同期させたデータを出力する識別回路とを有し
ている。
を解決するためになされたものであり、入力クロツクか
ら同相または逆相クロツクを選択して出力するクロツク
位相選択回路と、上記同相または逆相クロツクで入力デ
ータを抽出してデータ値の変化を検出して出力するデー
タ値変化検出回路と、データ値の変化を検出したとき上
記クロツク位相選択回路にクロツク位相を変える信号を
出力するクロツク位相制御回路と、上記データ値変化検
出回路で抽出されたデータを上記クロツクで抽出してク
ロツクに同期させたデータを出力する識別回路とを有し
ている。
本発明においては、同相または逆相クロツクで入力デ
ータをサンプリングし、データ値の変化のない箇所で立
ち上がるクロツク位相を選択し、同期がとれた後、さら
にマスタークロツクで抽出して位相を同期化する。
ータをサンプリングし、データ値の変化のない箇所で立
ち上がるクロツク位相を選択し、同期がとれた後、さら
にマスタークロツクで抽出して位相を同期化する。
次に本発明について図面を参照して説明する。
第１図は本発明によるビツト位相同期回路の一実施例
を示すブロツク図である。同図において、１はデータ入
力端子、２はクロツク入力端子、３はデータ値変化検出
回路、４はクロツク位相選択回路、５はクロツク位相制
御回路、６は識別回路、７はデータ出力端子、８はクロ
ツク出力端子である。
を示すブロツク図である。同図において、１はデータ入
力端子、２はクロツク入力端子、３はデータ値変化検出
回路、４はクロツク位相選択回路、５はクロツク位相制
御回路、６は識別回路、７はデータ出力端子、８はクロ
ツク出力端子である。
第２図は第１図のゲートレベルの一例を示したもので
ある。同図において、第１図のデータ値変化検出回路３
はＤタイプフリツプフロツプ3a、遅延用ゲート3b,Dタイ
プフリツプフロツプ3cおよび排他的論理和回路3dを有し
て構成されている。クロツク位相選択回路４は排他的論
理和回路4aにより構成されている。クロツク位相制御回
路５は排他的論理和回路5a,Dタイプフリツプフロツプ5b
および遅延用ゲート5cを有して構成されている。識別回
路６はＤタイプフリツプフロツプ6aにより構成されてい
る。この場合、遅延用ゲート3bの遅延時間t1は、Ｄタイ
プフリツプフロツプ3a,3cのセツトアツプタイムをts，
ホールドタイムをthとすると、t1min＞ts＋thとなる。
また、遅延用ゲート5cの遅延時間t2は、Ｄタイプフリツ
プフロツプ5bのクロツクの最小入力パルス幅をtwとし、
Ｄタイプフリツプフロツプ5bの遅延時間をtpd1，排他的
論理和回路4aの遅延時間をtpd2とすると、t2min＞tw−t
pd1min−tpd2minとすれば良い。
ある。同図において、第１図のデータ値変化検出回路３
はＤタイプフリツプフロツプ3a、遅延用ゲート3b,Dタイ
プフリツプフロツプ3cおよび排他的論理和回路3dを有し
て構成されている。クロツク位相選択回路４は排他的論
理和回路4aにより構成されている。クロツク位相制御回
路５は排他的論理和回路5a,Dタイプフリツプフロツプ5b
および遅延用ゲート5cを有して構成されている。識別回
路６はＤタイプフリツプフロツプ6aにより構成されてい
る。この場合、遅延用ゲート3bの遅延時間t1は、Ｄタイ
プフリツプフロツプ3a,3cのセツトアツプタイムをts，
ホールドタイムをthとすると、t1min＞ts＋thとなる。
また、遅延用ゲート5cの遅延時間t2は、Ｄタイプフリツ
プフロツプ5bのクロツクの最小入力パルス幅をtwとし、
Ｄタイプフリツプフロツプ5bの遅延時間をtpd1，排他的
論理和回路4aの遅延時間をtpd2とすると、t2min＞tw−t
pd1min−tpd2minとすれば良い。
このような構成において、クロツク入力端子２から入
力されたクロツクは、クロツク位相選択回路４に入力さ
れて同相または逆相クロツクが出力され、そのクロツク
はデータ値変化検出回路３に入力されてデータ入力端子
１から入力されたデータを抽出してデータ値の変化を検
出する。ここで、もしデータ値の変化があれば、クロツ
ク位相制御回路５でクロツク位相を変えるようにクロツ
ク位相選択回路４に信号を出力する。そして異なる位相
でデータ値の変化を検出し、変化がなければ同期がとれ
たと判断する。さらにデータ値変化検出回路３で一度抽
出されたデータは、識別回路６でマスタークロツクを用
いて抽してクロツク出力端子８に出力するクロツクと同
期化したデータをデータ出力端子７に出力する。
力されたクロツクは、クロツク位相選択回路４に入力さ
れて同相または逆相クロツクが出力され、そのクロツク
はデータ値変化検出回路３に入力されてデータ入力端子
１から入力されたデータを抽出してデータ値の変化を検
出する。ここで、もしデータ値の変化があれば、クロツ
ク位相制御回路５でクロツク位相を変えるようにクロツ
ク位相選択回路４に信号を出力する。そして異なる位相
でデータ値の変化を検出し、変化がなければ同期がとれ
たと判断する。さらにデータ値変化検出回路３で一度抽
出されたデータは、識別回路６でマスタークロツクを用
いて抽してクロツク出力端子８に出力するクロツクと同
期化したデータをデータ出力端子７に出力する。
以上説明したように本発明によれば、同相または逆相
クロツクでデータをサンプリングし、データ値の変化の
ない箇所で立ち上るクロツク位相を選択し、同期がとれ
た後、さらにマスタークロツクで抽出して位相を同期化
することができるので、ゲート遅延時間のバラツキによ
る誤動作のマージンが改善されるとともに高速動作ゲー
トが多いことによる消費電力を低減させることができ
る。また、このような構成によればモノリシツク化が容
易に可能となりかつゲート規模を小さくできるなどの極
めて優れた効果が得られる。
クロツクでデータをサンプリングし、データ値の変化の
ない箇所で立ち上るクロツク位相を選択し、同期がとれ
た後、さらにマスタークロツクで抽出して位相を同期化
することができるので、ゲート遅延時間のバラツキによ
る誤動作のマージンが改善されるとともに高速動作ゲー
トが多いことによる消費電力を低減させることができ
る。また、このような構成によればモノリシツク化が容
易に可能となりかつゲート規模を小さくできるなどの極
めて優れた効果が得られる。
第１図は本発明によるビツト位相同期回路の一実施例を
示すブロツク図、第２図は第１図のゲートレベルの回路
図である。 １……データ入力端子、２……クロツク入力端子、３…
…データ値変化検出回路、3a……Ｄタイプフリツプフロ
ツプ、3b……遅延用ゲート、3c……Ｄタイプフリツプフ
ロツプ、3d……排他的論理和回路、４……クロツク位相
選択回路、4a……排他的論理和回路、５……クロツク位
相制御回路、5a……排他的論理和回路、5b……Ｄタイプ
フリツプフロツプ、5c……遅延用ゲート、６……識別回
路、6a……Ｄタイプフリツプフロツプ、７……データ出
力端子、８……クロツク出力端子。
示すブロツク図、第２図は第１図のゲートレベルの回路
図である。 １……データ入力端子、２……クロツク入力端子、３…
…データ値変化検出回路、3a……Ｄタイプフリツプフロ
ツプ、3b……遅延用ゲート、3c……Ｄタイプフリツプフ
ロツプ、3d……排他的論理和回路、４……クロツク位相
選択回路、4a……排他的論理和回路、５……クロツク位
相制御回路、5a……排他的論理和回路、5b……Ｄタイプ
フリツプフロツプ、5c……遅延用ゲート、６……識別回
路、6a……Ｄタイプフリツプフロツプ、７……データ出
力端子、８……クロツク出力端子。
Claims (1)
- 【請求項１】入力クロックから同相または逆相クロック
を選択して出力するクロック位相選択回路と、 前記同相または逆相クロック出力で入力データを抽出し
てデータ値の変化を検出して出力するデータ値変化検出
回路と、 前記データ値の変化を検出したとき前記クロック位相選
択回路にクロック位相を変える信号を出力するクロック
位相制御回路と、 前記データ値変化検出回路で抽出されたデータを前記ク
ロックで抽出して該クロックに同期させたデータを出力
する識別回路と、 を設けたことを特徴とするビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050452A JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050452A JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228839A JPH02228839A (ja) | 1990-09-11 |
| JPH088559B2 true JPH088559B2 (ja) | 1996-01-29 |
Family
ID=12859253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050452A Expired - Lifetime JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088559B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3233801B2 (ja) * | 1994-12-09 | 2001-12-04 | 沖電気工業株式会社 | ビット位相同期回路 |
| WO2009084124A1 (ja) * | 2007-12-27 | 2009-07-09 | Panasonic Corporation | 半導体集積回路及びその設計方法 |
-
1989
- 1989-03-02 JP JP1050452A patent/JPH088559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02228839A (ja) | 1990-09-11 |
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