JPS6257316A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPS6257316A JPS6257316A JP60196205A JP19620585A JPS6257316A JP S6257316 A JPS6257316 A JP S6257316A JP 60196205 A JP60196205 A JP 60196205A JP 19620585 A JP19620585 A JP 19620585A JP S6257316 A JPS6257316 A JP S6257316A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- peak
- timing
- point
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、一定の周波数で送られてくるアナログ信号
から−一り点を検出するタイミング検出回路である。
から−一り点を検出するタイミング検出回路である。
第８・図は、従来のタイミング抽出回路の一例を示すブ
ロック図である。図中、１１は入力信号１１ａのプラス
側の信号骨を一定レベルでスライスして出力するコンパ
レータである。１２はコンパレータ１１の出力信号１１
ｂの一定レベル以上のＯＮ期間中のセンターを検出して
、出力信号１・１ｂをＯＮ期間中の半分だけ遅らせるタ
イミング発生回路である。１１Ｃはタイミング発生回路
１２の出力信号である。
ロック図である。図中、１１は入力信号１１ａのプラス
側の信号骨を一定レベルでスライスして出力するコンパ
レータである。１２はコンパレータ１１の出力信号１１
ｂの一定レベル以上のＯＮ期間中のセンターを検出して
、出力信号１・１ｂをＯＮ期間中の半分だけ遅らせるタ
イミング発生回路である。１１Ｃはタイミング発生回路
１２の出力信号である。
次に動作について説明する。コンパレータ１１によって
入力信号１１ａは正方向の一定以上だけがスライスされ
て、第９図の信号１１ｂのように出力される。次に、信
号１１ｂはタイミング発生回路１２に入力され、ＯＮ期
間中の時間が測定され記憶される。次のＯＮ検出タイミ
ングでタイミング信号１１ｃは、コンパレータ出力信号
１１ｂのＯＮの立上りから前面のタイミングで測定記憶
されているＯＮ時間分だけ遅らされて出力するようにな
っている。
入力信号１１ａは正方向の一定以上だけがスライスされ
て、第９図の信号１１ｂのように出力される。次に、信
号１１ｂはタイミング発生回路１２に入力され、ＯＮ期
間中の時間が測定され記憶される。次のＯＮ検出タイミ
ングでタイミング信号１１ｃは、コンパレータ出力信号
１１ｂのＯＮの立上りから前面のタイミングで測定記憶
されているＯＮ時間分だけ遅らされて出力するようにな
っている。
従来のタイミング抽出回路は、以上のように構成されて
いるので、入力波形が非対称の場合には、入力波形のピ
ーク点を検出することができないという欠点があった。
いるので、入力波形が非対称の場合には、入力波形のピ
ーク点を検出することができないという欠点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、Ａ／Ｄコンバータのアナログ波形のサンプ
リングクロックを三点補間法から求めた情報により、一
定時間変更させることにより、精度良くピーク位置を検
出できるタイミング抽出回路を得ることを目的とする。
れたもので、Ａ／Ｄコンバータのアナログ波形のサンプ
リングクロックを三点補間法から求めた情報により、一
定時間変更させることにより、精度良くピーク位置を検
出できるタイミング抽出回路を得ることを目的とする。
このため、この発明にかかるタイミング抽出回路は、ア
ナログ信号をデジタル信号に変換するＡ／Ｄコンバータ
と、このＡ／Ｄコンバータから出力されるデジタル信号
のうち一定レベル以上のデジタル信号を検出するレベル
検出回路と、このレベル検出回路で検出した一定レベル
以上のデジタル信号を格納するデータ格納部と、このデ
ータ格納部に格納されたデジタル信号のピーク点を検出
するピーク検出部と、このピーク検出部により検出され
たデジタル信号のピーク点から移動量を算出し、この移
動量に基づいてＡ／Ｄコンバータのサンプリングクロッ
クのタイミングを変更しながら三点補間法によりアナロ
グ信号のピーク点を演算する演算回路とを備えたことを
特徴とするものである。
ナログ信号をデジタル信号に変換するＡ／Ｄコンバータ
と、このＡ／Ｄコンバータから出力されるデジタル信号
のうち一定レベル以上のデジタル信号を検出するレベル
検出回路と、このレベル検出回路で検出した一定レベル
以上のデジタル信号を格納するデータ格納部と、このデ
ータ格納部に格納されたデジタル信号のピーク点を検出
するピーク検出部と、このピーク検出部により検出され
たデジタル信号のピーク点から移動量を算出し、この移
動量に基づいてＡ／Ｄコンバータのサンプリングクロッ
クのタイミングを変更しながら三点補間法によりアナロ
グ信号のピーク点を演算する演算回路とを備えたことを
特徴とするものである。
Ａ／Ｄコンバータはアナログ信号をデジタル信号に変換
し、このデジタル信号のうち一定レベル以上の信号をレ
ベル検出回路によって検出する。
し、このデジタル信号のうち一定レベル以上の信号をレ
ベル検出回路によって検出する。
この検出された一定レベル以上の信号はデータ格納部に
格納される。ここで、ピーク検出回路はデータ格納部に
格納されたデジタル信号のピーク点を検出する。演算回
路は、このピーク点検出手段により検出されたデジタル
信号のピーク点から移動量を算出し、この算出した移動
量に基づいてＡ／Ｄコンバータのサンプリングクロック
のタイミングを変更しながら三点補間法によりアナログ
信号のピーク値を演算する。
格納される。ここで、ピーク検出回路はデータ格納部に
格納されたデジタル信号のピーク点を検出する。演算回
路は、このピーク点検出手段により検出されたデジタル
信号のピーク点から移動量を算出し、この算出した移動
量に基づいてＡ／Ｄコンバータのサンプリングクロック
のタイミングを変更しながら三点補間法によりアナログ
信号のピーク値を演算する。
以下、図面に基づいて本発明の詳細な説明する。Ａ／Ｄ
コンバータ１に入力されるアナ９グ信号ａは、第２図に
示すように、一定の大きさを持ち、周波数は非常に高い
精度で一定かつ安定したものであるとする。Ａ／Ｄコン
バータ１に入力されたアナログ信号ａは、タイミング発
生部６から送られてくるサンプリングクロックｅにより
、サンプリングされＮビットの２進データに変換される
。
コンバータ１に入力されるアナ９グ信号ａは、第２図に
示すように、一定の大きさを持ち、周波数は非常に高い
精度で一定かつ安定したものであるとする。Ａ／Ｄコン
バータ１に入力されたアナログ信号ａは、タイミング発
生部６から送られてくるサンプリングクロックｅにより
、サンプリングされＮビットの２進データに変換される
。
、次に、レベル検出回路２により、デジタル信号のうち
一定レベル以上の大きさのデータのみ抽出し、かつ、一
定レベル以上の信号であることを示すゲート信号ｄを出
力する。このゲート信号ｄはタイミング発生部６に送ら
れ、タイミング信号Ｃを作成する為の基準信号として使
用される。第３図にその関係図を示す。第３図において
、第１゜第２のゲート信号ｄのリーディングエツジ間Ｔ
０をタイミング発生部で計測、記憶して、次のタイミン
グ修正期間において、ＴＯ＋ＴＲ時間出力の為に使用さ
れる。ここで、ＴＲは修正すべき時間である。一度修正
されたら次にタイミング発生部６に格納されているＴｏ
をもとに周期ＴｏでタイミングクロックＣを動作させる
ことになる。
一定レベル以上の大きさのデータのみ抽出し、かつ、一
定レベル以上の信号であることを示すゲート信号ｄを出
力する。このゲート信号ｄはタイミング発生部６に送ら
れ、タイミング信号Ｃを作成する為の基準信号として使
用される。第３図にその関係図を示す。第３図において
、第１゜第２のゲート信号ｄのリーディングエツジ間Ｔ
０をタイミング発生部で計測、記憶して、次のタイミン
グ修正期間において、ＴＯ＋ＴＲ時間出力の為に使用さ
れる。ここで、ＴＲは修正すべき時間である。一度修正
されたら次にタイミング発生部６に格納されているＴｏ
をもとに周期ＴｏでタイミングクロックＣを動作させる
ことになる。
次に、レベル検出器２で検出された一定レベル以上の２
進データは、順次データ格納部３に入力される。ここで
、それぞれのデータにはアドレスが付加される。すなわ
ち、Ａｏ 、Ａ＋ 、Ａｔ 、・−・ＡＭという順に対
応付けられる。この情報は、後述する仮のピーク位置検
出信号から真のピーク位置検出信号を作成するのに使用
される。
進データは、順次データ格納部３に入力される。ここで
、それぞれのデータにはアドレスが付加される。すなわ
ち、Ａｏ 、Ａ＋ 、Ａｔ 、・−・ＡＭという順に対
応付けられる。この情報は、後述する仮のピーク位置検
出信号から真のピーク位置検出信号を作成するのに使用
される。
第４図に、この真のピーク位置検出信号を作成する方法
について示す。第４図において、データ格納部３に格納
されたデータを順にＡ、、Ａ、。
について示す。第４図において、データ格納部３に格納
されたデータを順にＡ、、Ａ、。
Ａ２．・−・Ａ６とすると、真のピーク位置は、Ａ２と
Ａ、の間に存在する。後述の三点補間法によりＡ２とＡ
３間の真の位置をＡｔより３番目の所と決定されたなら
ば、真のピーク位置検出信号は、仮のピーク位置検出信
号よりＴＲ＝２ｘＴＳ＋３ｘＴＧだけ遅らせることによ
り得られる。
Ａ、の間に存在する。後述の三点補間法によりＡ２とＡ
３間の真の位置をＡｔより３番目の所と決定されたなら
ば、真のピーク位置検出信号は、仮のピーク位置検出信
号よりＴＲ＝２ｘＴＳ＋３ｘＴＧだけ遅らせることによ
り得られる。
ピーク検出部４は、データ格納部３に格納されているデ
ータのうち最大値のデータとその前後のデータを位置を
も含めて検出する所である。演算回路部５では、ピーク
検出部４で得られた３点の位置信号と大きさ情報をもと
に、第５図から第７図に示す三点補間法により、アナロ
グのピーク点を算出するものである。この算出された移
動量をタイミング発生部６に送ることにより、前述のよ
うに仮のピーク位置検出信号をずらして、真のピーク位
置検出信号を作成し、Ａ／Ｄコンバータ１の入力信号ａ
のアナログ信号のピーク点に一致したタイミングパルス
を出力する。
ータのうち最大値のデータとその前後のデータを位置を
も含めて検出する所である。演算回路部５では、ピーク
検出部４で得られた３点の位置信号と大きさ情報をもと
に、第５図から第７図に示す三点補間法により、アナロ
グのピーク点を算出するものである。この算出された移
動量をタイミング発生部６に送ることにより、前述のよ
うに仮のピーク位置検出信号をずらして、真のピーク位
置検出信号を作成し、Ａ／Ｄコンバータ１の入力信号ａ
のアナログ信号のピーク点に一致したタイミングパルス
を出力する。
次に、本発明で述べている三点補間法について第５図、
第６図、第７図を用いて説明する。第５図において、Ｙ
ｌ 、Ｙｚ 、ＹＺはアナログ信号ａをサンプリングク
ロックｅにてＡ／Ｄ変換した時の大きさであり、ＸＩ、
ＸｚはそれぞれＸＩ ＝ ｌＹ２−Ｙｌ ｌ、 Ｘｉ
” ｌＹ３ Ｙｚ ｌと定義される。
第６図、第７図を用いて説明する。第５図において、Ｙ
ｌ 、Ｙｚ 、ＹＺはアナログ信号ａをサンプリングク
ロックｅにてＡ／Ｄ変換した時の大きさであり、ＸＩ、
ＸｚはそれぞれＸＩ ＝ ｌＹ２−Ｙｌ ｌ、 Ｘｉ
” ｌＹ３ Ｙｚ ｌと定義される。
第５図の場合は、サンプリングクロックｅがアナログ信
号ａのピーク点をサンプリングしているので、Ｘ１＝Ｘ
ｚとなり、Ｙ２の大きさをもつ位置がピーク点となる。
号ａのピーク点をサンプリングしているので、Ｘ１＝Ｘ
ｚとなり、Ｙ２の大きさをもつ位置がピーク点となる。
第６図は、サンプリングクロックｅがアナログ信号ａの
ピーク位置からずれている場合を示している。この場合
、ＸＩ −Ｘｚ ＜０だからピーク点はＹｚの１つ前の
サンプリング点Ｙ、とＹ２の間である。次に、Ｙ、と７
２間のどの点がピークに近いかを検出する。次のタイミ
ングで、サンプリングクロック位相をΔｔだけ移動して
Ｙ、１を抽出し、同様にＹ、、、Ｙ、３を抽串し、Ｙ＋
＋、 ＹＨ２゜Ｙ Ｉ ３のうち最大のものの位置を検
出する。第６図の場合、”１３〉Ｙｌｉ ｙ、□である
から、よって、ピーク位置はＹｌの点より３・Δｔの所
であることが決定される。
ピーク位置からずれている場合を示している。この場合
、ＸＩ −Ｘｚ ＜０だからピーク点はＹｚの１つ前の
サンプリング点Ｙ、とＹ２の間である。次に、Ｙ、と７
２間のどの点がピークに近いかを検出する。次のタイミ
ングで、サンプリングクロック位相をΔｔだけ移動して
Ｙ、１を抽出し、同様にＹ、、、Ｙ、３を抽串し、Ｙ＋
＋、 ＹＨ２゜Ｙ Ｉ ３のうち最大のものの位置を検
出する。第６図の場合、”１３〉Ｙｌｉ ｙ、□である
から、よって、ピーク位置はＹｌの点より３・Δｔの所
であることが決定される。
第７図は、ピーク位置がＹ２とＹＺの間にある場合で、
第６図と同様にしてピーク点を検出することができる。
第６図と同様にしてピーク点を検出することができる。
すなわち、
ＸＩ ＝ ｌ ｙｚ −Ｙｌ ｌ、 Ｘｔ
＝ ｌｙｚ −ＹＺ ｌ第７図より、ＸＩ −Ｘ２
＞０だからピーク点はＹ ｚ ／ Ｙ ：１間である
ことが判る。次にＹ ２ ／ Ｙ ｚ間のどの点がピー
クに近いかを調べる。次のΔｔだけ位相を移動してＹ２
．を抽出し、同様にＹ、ｔ。
＝ ｌｙｚ −ＹＺ ｌ第７図より、ＸＩ −Ｘ２
＞０だからピーク点はＹ ｚ ／ Ｙ ：１間である
ことが判る。次にＹ ２ ／ Ｙ ｚ間のどの点がピー
クに近いかを調べる。次のΔｔだけ位相を移動してＹ２
．を抽出し、同様にＹ、ｔ。
Ｙ２．を抽出し、Ｙｚ、Ｙ２□、ＹＺ３のうち最大のも
のの位置を捜し出す。Ｙ２□＞ＹＺ１１ ＹＺ３ よ
ってピーク位置はＹ２の点より２・Δｔの所である。
のの位置を捜し出す。Ｙ２□＞ＹＺ１１ ＹＺ３ よ
ってピーク位置はＹ２の点より２・Δｔの所である。
なお、上記実施例ではレベル検出回路２．データ格納部
３．ピーク検出部４．演算回路部５．タイミング発生部
６から成る構成を示したが、この部分をμコンピュータ
にて構成して、同じようにタイミング抽出することも可
能である。
３．ピーク検出部４．演算回路部５．タイミング発生部
６から成る構成を示したが、この部分をμコンピュータ
にて構成して、同じようにタイミング抽出することも可
能である。
以上説明したように、この発明にかかるタイミング抽出
回路は、アナログ信号をデジタル信号に変換するＡ／Ｄ
コンバータと、このＡ／Ｄコンバータから出力されるデ
ジタル信号のうち一定レベル以上のデジタル信号を検出
するレベル検出回路と、このレベル検出回路で検出した
一定レベル以上のデジタル信号を格納するデータ格納部
と、このデータ格納部に格納されたデジタル信号のピー
ク点を検出するピーク検出部と、このピーク検出部によ
り検出されたデジタル信号のピーク点から移動量を算出
し、この移動量に基づいてＡ／Ｄコンバータのサンプリ
ングクロックのタイミングを変更しながら三点補間法に
よりアナログ信号のピーク点を演算する演算回路とを備
えたのでタイミング抽出精度は、サンプリングクロック
の最小位相変化分により決定され、従来のものに比べて
精度の高いものが得られる効果がある。
回路は、アナログ信号をデジタル信号に変換するＡ／Ｄ
コンバータと、このＡ／Ｄコンバータから出力されるデ
ジタル信号のうち一定レベル以上のデジタル信号を検出
するレベル検出回路と、このレベル検出回路で検出した
一定レベル以上のデジタル信号を格納するデータ格納部
と、このデータ格納部に格納されたデジタル信号のピー
ク点を検出するピーク検出部と、このピーク検出部によ
り検出されたデジタル信号のピーク点から移動量を算出
し、この移動量に基づいてＡ／Ｄコンバータのサンプリ
ングクロックのタイミングを変更しながら三点補間法に
よりアナログ信号のピーク点を演算する演算回路とを備
えたのでタイミング抽出精度は、サンプリングクロック
の最小位相変化分により決定され、従来のものに比べて
精度の高いものが得られる効果がある。
第１図はこの発明の一実施例によるタイミング抽出回路
ブロック図、第２図はタイミング抽出回路ブロック図の
入力アナログ信号の条件を示したものである。第３図は
入力アナログ信号とピーク検出位置信号との関係を示し
た図であり、第４図は真のピーク位置検出信号と仮のピ
ーク位置検出信号との関係を示した図であり、第５図な
いし第７図は三点補間法による真のピーク点を抽出する
３はデータ格納部、４はピーク検出部、５は演算回路部
、６はタイミング発生部、７は発振器である。 代理人 大 岩 増 雄（ほか２名）第 ３
図 禮１ａ
ブロック図、第２図はタイミング抽出回路ブロック図の
入力アナログ信号の条件を示したものである。第３図は
入力アナログ信号とピーク検出位置信号との関係を示し
た図であり、第４図は真のピーク位置検出信号と仮のピ
ーク位置検出信号との関係を示した図であり、第５図な
いし第７図は三点補間法による真のピーク点を抽出する
３はデータ格納部、４はピーク検出部、５は演算回路部
、６はタイミング発生部、７は発振器である。 代理人 大 岩 増 雄（ほか２名）第 ３
図 禮１ａ
Claims (1)
- アナログ信号をデジタル信号に変換するＡ／Ｄコンバー
タと、このＡ／Ｄコンバータから出力されるデジタル信
号のうち一定レベル以上のデジタル信号を検出するレベ
ル検出回路と、このレベル検出回路で検出した一定レベ
ル以上のデジタル信号を格納するデータ格納部と、この
データ格納部に格納されたデジタル信号のピーク点を検
出するピーク検出部と、このピーク検出部により検出さ
れたデジタル信号のピーク点から移動量を算出し、この
移動量に基づいてＡ／Ｄコンバータのサンプリングクロ
ックのタイミングを変更しながら三点補間法によりアナ
ログ信号のピーク点を演算する演算回路とを備えたこと
を特徴とするタイミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196205A JPS6257316A (ja) | 1985-09-05 | 1985-09-05 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196205A JPS6257316A (ja) | 1985-09-05 | 1985-09-05 | タイミング抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257316A true JPS6257316A (ja) | 1987-03-13 |
Family
ID=16353942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196205A Pending JPS6257316A (ja) | 1985-09-05 | 1985-09-05 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257316A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003016926A1 (en) * | 2001-08-14 | 2003-02-27 | Cidra Corporation | Method and apparatus nbh reducing skew in a real-time centroid calculation |
| JP2008122167A (ja) * | 2006-11-10 | 2008-05-29 | Yokogawa Electric Corp | ピーク検出回路、マルチチャネルアナライザおよび放射線測定システム |
| JP2015005812A (ja) * | 2013-06-19 | 2015-01-08 | 富士通株式会社 | 受信回路および受信方法 |
-
1985
- 1985-09-05 JP JP60196205A patent/JPS6257316A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003016926A1 (en) * | 2001-08-14 | 2003-02-27 | Cidra Corporation | Method and apparatus nbh reducing skew in a real-time centroid calculation |
| JP2008122167A (ja) * | 2006-11-10 | 2008-05-29 | Yokogawa Electric Corp | ピーク検出回路、マルチチャネルアナライザおよび放射線測定システム |
| JP2015005812A (ja) * | 2013-06-19 | 2015-01-08 | 富士通株式会社 | 受信回路および受信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3467975B2 (ja) | 位相検出回路 | |
| US4737971A (en) | Synchronization detection circuit | |
| JPS63190425A (ja) | カウンタ回路 | |
| KR920003665A (ko) | 비트 동기를 위한 디지틀 위상 검출기 | |
| KR20020008273A (ko) | 지터 검출 장치 및 그를 이용한 위상 동기 루프 | |
| JPS6257316A (ja) | タイミング抽出回路 | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| JPH03127526A (ja) | 同期化装置 | |
| JP2012103025A (ja) | 振幅変調信号の同期検波方法及び回転信号処理器 | |
| JP3157515B2 (ja) | 非同期信号サンプリングクロック生成方式 | |
| JPS6239756B2 (ja) | ||
| JPH088559B2 (ja) | ビツト位相同期回路 | |
| JP2000138588A (ja) | パルス幅信号変換回路 | |
| JPH01194709A (ja) | 位相判別回路 | |
| JPH01174975A (ja) | 方向検出装置 | |
| JPH08316942A (ja) | 非同期データ伝送回路 | |
| JPH08149117A (ja) | 位相検出回路 | |
| JP3102756B2 (ja) | クロック抽出回路 | |
| JPH01174977A (ja) | 動作検出装置 | |
| JPH03255743A (ja) | ビット同期回路 | |
| JPS59204769A (ja) | 移動方向検出回路 | |
| JPH02254820A (ja) | ピーク値追従装置 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH09284107A (ja) | パルス幅変調回路 | |
| JPH0271638A (ja) | タイミング信号発生装置 |