JP3157515B2 - 非同期信号サンプリングクロック生成方式 - Google Patents
非同期信号サンプリングクロック生成方式Info
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- JP3157515B2 JP3157515B2 JP22777690A JP22777690A JP3157515B2 JP 3157515 B2 JP3157515 B2 JP 3157515B2 JP 22777690 A JP22777690 A JP 22777690A JP 22777690 A JP22777690 A JP 22777690A JP 3157515 B2 JP3157515 B2 JP 3157515B2
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- phase
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非同期信号サンプリングクロック生成方式に
関する。
関する。
従来の非同期信号サンプリングクロック生成方式で
は、非同期ディジタル信号の先頭にスタート信号を付加
し、転送ビットレートの数倍から数十倍の周波数のクロ
ック信号を使用し、前記スタート信号の変化点を前記ク
ロック信号の立ち上り、または立ち下りにおいて検出
し、変化点検出時から転送ビットレートの1/2周期後よ
り転送ビットレートに合せ、サンプリングクロックを生
成していた。
は、非同期ディジタル信号の先頭にスタート信号を付加
し、転送ビットレートの数倍から数十倍の周波数のクロ
ック信号を使用し、前記スタート信号の変化点を前記ク
ロック信号の立ち上り、または立ち下りにおいて検出
し、変化点検出時から転送ビットレートの1/2周期後よ
り転送ビットレートに合せ、サンプリングクロックを生
成していた。
上述した従来の非同期信号サンプリングクロック生成
方式では、転送ビットレートの数倍から数十倍の周波数
のクロック信号を使用しているので、転送ビットレート
を高くするには、前記クロック信号の周波数を高くする
必要があり、前記クロック信号の周波数が高くなると、
現在の半導体デバイス技術では対応することができなく
なるため、非同期ディジタル信号の高速伝送ができない
という問題点があった。
方式では、転送ビットレートの数倍から数十倍の周波数
のクロック信号を使用しているので、転送ビットレート
を高くするには、前記クロック信号の周波数を高くする
必要があり、前記クロック信号の周波数が高くなると、
現在の半導体デバイス技術では対応することができなく
なるため、非同期ディジタル信号の高速伝送ができない
という問題点があった。
本発明の目的は、高い転送ビットレートでも非同期デ
ィジタル信号を転送することができる非同期信号サンプ
リングクロック生成方式を提供することにある。
ィジタル信号を転送することができる非同期信号サンプ
リングクロック生成方式を提供することにある。
本発明の非同期信号サンプリングクロック生成方式
は、非同期ディジタル信号を同期化する非同期信号サン
プリングクロック生成方式において、 （Ａ）転送ビットレート1/2周期の基本クロックを使用
し、前記非同期ディジタル信号を前記基本クロックの立
ち上り及び立ち下りでサンプリングし、前記非同期ディ
ジタル信号の立ち上りまたは立ち下り変化の検出を競合
して行って、前記変化点の検出の際のエッジを示す変化
点検出エッジ信号を出力する競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、1/4クロック位相をずらした二つの位相クロック
を生成し、前記競合サンプリング回路から出力された前
記変化点検出エッジ信号の示すエッジにて前記二つの位
相クロックの位相を検出し、検出された前記二つの位相
クロックの位相情報に基づいて後続する前記基本クロッ
クの位相を選択し、選択した前記基本クロックの位相で
同期化サンプリングクロックを出力するサンプリングク
ロック選択回路、 を備えている。
は、非同期ディジタル信号を同期化する非同期信号サン
プリングクロック生成方式において、 （Ａ）転送ビットレート1/2周期の基本クロックを使用
し、前記非同期ディジタル信号を前記基本クロックの立
ち上り及び立ち下りでサンプリングし、前記非同期ディ
ジタル信号の立ち上りまたは立ち下り変化の検出を競合
して行って、前記変化点の検出の際のエッジを示す変化
点検出エッジ信号を出力する競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、1/4クロック位相をずらした二つの位相クロック
を生成し、前記競合サンプリング回路から出力された前
記変化点検出エッジ信号の示すエッジにて前記二つの位
相クロックの位相を検出し、検出された前記二つの位相
クロックの位相情報に基づいて後続する前記基本クロッ
クの位相を選択し、選択した前記基本クロックの位相で
同期化サンプリングクロックを出力するサンプリングク
ロック選択回路、 を備えている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
第１図に示す非同期信号サンプリングクロック生成方
式は、転送ビットレート1/2周期の基本クロック信号７
を使用し、非同期ディジタル信号６を基本クロック信号
７の立ち上り及び立ち下りでサンプリングし、非同期デ
ィジタル信号６の立ち上りまたは立ち下り変化の検出を
競合して行う競合サンプリング回路１、基本クロック信
号７の立ち上り及び立ち下りにて分周し、1/4クロック
位相をづらした二つの位相クロック信号10を生成し、競
合サンプリング回路１の競合結果のエッジにて位相クロ
ック信号10の位相を検出し、基本クロック信号７の半ク
ロック後または１クロック後の基本クロック信号７の位
相を選択し、同期化されたサンプリングクロック信号８
を出力するサンプリングクロック選択回路２から構成さ
れている。
式は、転送ビットレート1/2周期の基本クロック信号７
を使用し、非同期ディジタル信号６を基本クロック信号
７の立ち上り及び立ち下りでサンプリングし、非同期デ
ィジタル信号６の立ち上りまたは立ち下り変化の検出を
競合して行う競合サンプリング回路１、基本クロック信
号７の立ち上り及び立ち下りにて分周し、1/4クロック
位相をづらした二つの位相クロック信号10を生成し、競
合サンプリング回路１の競合結果のエッジにて位相クロ
ック信号10の位相を検出し、基本クロック信号７の半ク
ロック後または１クロック後の基本クロック信号７の位
相を選択し、同期化されたサンプリングクロック信号８
を出力するサンプリングクロック選択回路２から構成さ
れている。
また、サンプリングクロック選択回路２は、位相クロ
ック生成回路３、位相検出保持回路４、クロック選択回
路５から構成されている。
ック生成回路３、位相検出保持回路４、クロック選択回
路５から構成されている。
次に、動作を説明する。
第２図は第１図に示す非同期信号サンプリングクロッ
ク生成方式のタイミングを示す図である。なお、第２図
において、12は非同期信号変化点位相を示し、13はサン
プリングクロック位相を示している。
ク生成方式のタイミングを示す図である。なお、第２図
において、12は非同期信号変化点位相を示し、13はサン
プリングクロック位相を示している。
第１図において、競合サンプリング回路１は、基本ク
ロック信号７の立ち上り及び立ち下りで非同期ディジタ
ル信号６のサンプリングを行い、変化点を検出して変化
点検出エッジ信号９を位相検出保持回路４に出力する。
そして、位相クロック生成回路３では、基本クロック信
号７より位相クロック信号10を生成し、位相検出保持回
路４とクロック選択回路５に送出する。位相検出保持回
路４では、非同期ディジタル信号６の変化点検出エッジ
信号９により位相クロック信号10の位相を検出・保持
し、クロック位相選択信号11をクロック選択回路５に出
力する。クロック選択回路５では、基本クロック信号７
と位相クロック信号10とクロック位相選択信号11とを受
信して、非同期ディジタル信号６の変化点検出エッジか
ら基本クロック信号７の１クロック後の位相を選択し、
サンプリングクロック信号８を出力する。
ロック信号７の立ち上り及び立ち下りで非同期ディジタ
ル信号６のサンプリングを行い、変化点を検出して変化
点検出エッジ信号９を位相検出保持回路４に出力する。
そして、位相クロック生成回路３では、基本クロック信
号７より位相クロック信号10を生成し、位相検出保持回
路４とクロック選択回路５に送出する。位相検出保持回
路４では、非同期ディジタル信号６の変化点検出エッジ
信号９により位相クロック信号10の位相を検出・保持
し、クロック位相選択信号11をクロック選択回路５に出
力する。クロック選択回路５では、基本クロック信号７
と位相クロック信号10とクロック位相選択信号11とを受
信して、非同期ディジタル信号６の変化点検出エッジか
ら基本クロック信号７の１クロック後の位相を選択し、
サンプリングクロック信号８を出力する。
このように、非同期ディジタル信号６の転送ビットレ
ートの1/2周期の基本クロック信号７を使用し、非同期
ディジタル信号６の変化点を競合サンプリング回路１に
て検出し、基本クロック信号７より位相クロック信号10
を生成し、競合サンプリング回路１の競合結果のエッジ
にて位相クロック信号10の位相を検出し、半クロック後
または１クロック後の基本クロック信号の位相を選択
し、同期化されたサンプリングクロック信号８を出力す
ることにより、高い転送ビットレートでも非同期ディジ
タル信号を転送することができる。
ートの1/2周期の基本クロック信号７を使用し、非同期
ディジタル信号６の変化点を競合サンプリング回路１に
て検出し、基本クロック信号７より位相クロック信号10
を生成し、競合サンプリング回路１の競合結果のエッジ
にて位相クロック信号10の位相を検出し、半クロック後
または１クロック後の基本クロック信号の位相を選択
し、同期化されたサンプリングクロック信号８を出力す
ることにより、高い転送ビットレートでも非同期ディジ
タル信号を転送することができる。
以上説明したように、本発明は、非同期ディジタル信
号の転送ビットレートの1/2周期の基本クロック信号を
使用し、非同期ディジタル信号の変化点を競合サンプリ
ング回路にて検出し、前記基本クロック信号より位相ク
ロック信号を生成し、前記競合サンプリング回路の競合
結果のエッジにて前記位相クロック信号の位相を検出
し、半クロック後または１クロック後の位相クロック信
号の位相を選択し、同期化サンプリングクロック信号を
出力することにより、高い転送ビットレートでも非同期
ディジタル信号を転送することができるという効果を有
する。
号の転送ビットレートの1/2周期の基本クロック信号を
使用し、非同期ディジタル信号の変化点を競合サンプリ
ング回路にて検出し、前記基本クロック信号より位相ク
ロック信号を生成し、前記競合サンプリング回路の競合
結果のエッジにて前記位相クロック信号の位相を検出
し、半クロック後または１クロック後の位相クロック信
号の位相を選択し、同期化サンプリングクロック信号を
出力することにより、高い転送ビットレートでも非同期
ディジタル信号を転送することができるという効果を有
する。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す非同期信号サンプリングクロック生成方式のタ
イミングを示す図である。 １……競合サンプリング回路、２……サンプリングクロ
ック選択回路、３……位相クロック生成回路、４……位
相検出保持回路、５……クロック選択回路、６……非同
期信号、７……基本クロック信号、８……サンプリング
クロック信号、９……変化点検出エッジ信号、10……位
相クロック信号、11……クロック位相選択信号、12……
非同期信号変化点位相、13……サンプリングクロック位
相。
図に示す非同期信号サンプリングクロック生成方式のタ
イミングを示す図である。 １……競合サンプリング回路、２……サンプリングクロ
ック選択回路、３……位相クロック生成回路、４……位
相検出保持回路、５……クロック選択回路、６……非同
期信号、７……基本クロック信号、８……サンプリング
クロック信号、９……変化点検出エッジ信号、10……位
相クロック信号、11……クロック位相選択信号、12……
非同期信号変化点位相、13……サンプリングクロック位
相。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋山 徹 東京都港区芝５丁目７番１号 日本電気 株式会社内 (72)発明者 成瀬 浩幸 東京都港区芝５丁目７番15号 日本電気 ロボットエンジニアリング株式会社内 (56)参考文献 特開 昭62−133840（ＪＰ，Ａ) 特開 昭63−76640（ＪＰ，Ａ) 実開 昭61−7152（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】非同期ディジタル信号を同期化する非同期
信号サンプリングクロック生成方式において、 （Ａ）転送ビットレート1/2周期の基本クロックを使用
し、前記非同期ディジタル信号を前記基本クロックの立
ち上り及び立ち下りでサンプリングし、前記非同期ディ
ジタル信号の立ち上りまたは立ち下り変化の検出を競合
して行って、前記変化点の検出の際のエッジを示す変化
点検出エッジ信号を出力する競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、1/4クロック位相をずらした二つの位相クロック
を生成し、前記競合サンプリング回路から出力された前
記変化点検出エッジ信号の示すエッジにて前記二つの位
相クロックの位相を検出し、検出された前記二つの位相
クロックの位相情報に基づいて後続する前記基本クロッ
クの位相を選択し、選択した前記基本クロックの位相で
同期化サンプリングクロックを出力するサンプリングク
ロック選択回路、 を備えたことを特徴とする非同期信号サンプリングクロ
ック生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777690A JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777690A JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109734A JPH04109734A (ja) | 1992-04-10 |
| JP3157515B2 true JP3157515B2 (ja) | 2001-04-16 |
Family
ID=16866206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22777690A Expired - Fee Related JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157515B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4866750B2 (ja) | 2007-01-30 | 2012-02-01 | パナソニック株式会社 | 光学部品、レンズ鏡筒およびカメラ |
-
1990
- 1990-08-29 JP JP22777690A patent/JP3157515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109734A (ja) | 1992-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |