JPH01317026A - 並直列変換装置 - Google Patents
並直列変換装置Info
- Publication number
- JPH01317026A JPH01317026A JP63148662A JP14866288A JPH01317026A JP H01317026 A JPH01317026 A JP H01317026A JP 63148662 A JP63148662 A JP 63148662A JP 14866288 A JP14866288 A JP 14866288A JP H01317026 A JPH01317026 A JP H01317026A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- phase
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000007493 shaping process Methods 0.000 claims description 6
- 230000010363 phase shift Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のパラレルデータを時系列なシリアルデータに変換
する並直列変換装置に関し。
する並直列変換装置に関し。
データ読取りの位相余裕を改善して並直列変換の高速化
を図ることを目的とし。
を図ることを目的とし。
入力クロックのＮ逓倍クロックを発生するＮ逓倍回路と
、Ｎ逓倍回路のＮ逓倍クロックをＮ分周してＮ個の分周
クロックを発生するＮ分周回路と。
、Ｎ逓倍回路のＮ逓倍クロックをＮ分周してＮ個の分周
クロックを発生するＮ分周回路と。
Ｎ（ＩＮの被変換データが並列に入力され、Ｎ分周回路
からのＮ（［１の分周クロックの位相でＮ個の被変換デ
ータを直列多重変換する多重化回路と、多重化回路から
の多重データをＮ逓倍回路からのＮ逓倍クロックを用い
て打ち直して識別整形する識別整形回路と、入力クロッ
クとＮ分周回路からの分周クロックとの位相を比較して
入力クロックにＮ分周クロックが同期するようにＮ分周
回路からの分周クロックの出力位相を制御する位相制御
回路とを具備してなる。
からのＮ（［１の分周クロックの位相でＮ個の被変換デ
ータを直列多重変換する多重化回路と、多重化回路から
の多重データをＮ逓倍回路からのＮ逓倍クロックを用い
て打ち直して識別整形する識別整形回路と、入力クロッ
クとＮ分周回路からの分周クロックとの位相を比較して
入力クロックにＮ分周クロックが同期するようにＮ分周
回路からの分周クロックの出力位相を制御する位相制御
回路とを具備してなる。
（産業上の利用分野〕
本発明は複数なパラレルデータを時系列なシリアルデー
タに変換する並直列変換装置に関する。
タに変換する並直列変換装置に関する。
近年、伝送装置の高速化が推進され、使用される伝送速
度はＧｂｉｔ／Ｓオーダになりつつある。さらにＴＳＤ
Ｎ、５ＯＮＥＴ等の同期多重網を構築してシステムの接
続を容易にしようとする動向があり、かかる環境下では
、高速において安定に動作する並直列変換装置が所望さ
れている。
度はＧｂｉｔ／Ｓオーダになりつつある。さらにＴＳＤ
Ｎ、５ＯＮＥＴ等の同期多重網を構築してシステムの接
続を容易にしようとする動向があり、かかる環境下では
、高速において安定に動作する並直列変換装置が所望さ
れている。
従来の並直列変換装置の構成例が第１０図に示される０
図中、ｌは並直列変換される２つの入力データＤ、、Ｄ
２が入力されてこれらの直列多重データＤ３を出力する
多重化回路、２は多重データＤ３を識別整形するフリッ
プフロップ、３は入力クロックφ０を２逓倍して２逓倍
クロックφ３を出力する２逓倍回路、４は２逓倍クロフ
クφ３を２分周して反対極性の２つの分周クロックφ１
゜φ２を発生する２分周回路である。
図中、ｌは並直列変換される２つの入力データＤ、、Ｄ
２が入力されてこれらの直列多重データＤ３を出力する
多重化回路、２は多重データＤ３を識別整形するフリッ
プフロップ、３は入力クロックφ０を２逓倍して２逓倍
クロックφ３を出力する２逓倍回路、４は２逓倍クロフ
クφ３を２分周して反対極性の２つの分周クロックφ１
゜φ２を発生する２分周回路である。
多重化回路１は３つのＮＯＲ回路からなり１分周回路４
からの分周クロックφ１．φ２の位相で入力データＤ１
＋ Ｄ２を交番に選択して直列多重変換する。すなわ
ち分周クロワクφ１．φ２がそれぞれ“Ｌ”の時に入力
データＤｌ、Ｄ２を読み取っ°ζ多重データＤ３として
出力するようになっている。多重化された多重データＤ
３は次にフリップフロップ２に入力されて、ここで２逓
倍回路３からの逓倍クロックφ３で打ち直されて識別整
形され、多重データＤ４として出力される。
からの分周クロックφ１．φ２の位相で入力データＤ１
＋ Ｄ２を交番に選択して直列多重変換する。すなわ
ち分周クロワクφ１．φ２がそれぞれ“Ｌ”の時に入力
データＤｌ、Ｄ２を読み取っ°ζ多重データＤ３として
出力するようになっている。多重化された多重データＤ
３は次にフリップフロップ２に入力されて、ここで２逓
倍回路３からの逓倍クロックφ３で打ち直されて識別整
形され、多重データＤ４として出力される。
この従来の並直列変換装置における各部信号のタイムナ
ヤートが第１１図に示される。以下、第１１図を参照し
つつこの並直列変換装置の動作を説明する。
ヤートが第１１図に示される。以下、第１１図を参照し
つつこの並直列変換装置の動作を説明する。
入力データＤＩ、［）２は図示の如く、順序保存のため
位相が相互にπ（ｒａｄ） 偏移させである。
位相が相互にπ（ｒａｄ） 偏移させである。
この入力データＤＩｔ Ｄ２と入力クロックφ。は一定
の位相関係となるように９図示しない位相調整回路で予
め調整されているものとする。
の位相関係となるように９図示しない位相調整回路で予
め調整されているものとする。
多重化回路ｌはこの並列入力データＤ１．Ｄ２を分周ク
ロックφ１．φ２のタイミングで選択して時系列な多重
データＤ３に直列多重変換する。
ロックφ１．φ２のタイミングで選択して時系列な多重
データＤ３に直列多重変換する。
すなわち、多重化回路ｌは分周クロックφ、が“Ｌ”の
ときに入力データＤ１を選択し、また分周クロックφ２
が“Ｌ″のときに入力データＤ２を選択して出力する。
ときに入力データＤ１を選択し、また分周クロックφ２
が“Ｌ″のときに入力データＤ２を選択して出力する。
この多重データＤ３は次にフリップフロップ２において
２逓倍クロックφ３の立上りのタイミングで打ち直され
て識別され、データの位相や時間間隔等が整えられた多
重データＤ４とされて出力される。
２逓倍クロックφ３の立上りのタイミングで打ち直され
て識別され、データの位相や時間間隔等が整えられた多
重データＤ４とされて出力される。
この装置では２逓倍回路３の逓倍クロックφ３を分間回
路４で分周して、この分周クロックφ１゜φ２を多重化
回路１での多重化用クロックとして用いているため、フ
リップフロップ２での多重データＤ３の打ち直しに際し
て、多重データＤ３の位相と逓倍クロックφ３の位相と
が同期できるようになっている。
路４で分周して、この分周クロックφ１゜φ２を多重化
回路１での多重化用クロックとして用いているため、フ
リップフロップ２での多重データＤ３の打ち直しに際し
て、多重データＤ３の位相と逓倍クロックφ３の位相と
が同期できるようになっている。
従来の並直列変換装置では１分周回路４から出力される
分周クロックφ１．φ２の極性は不確定であり１例えば
これら分周クロックφ１．φ２と極性が反転した分周ク
ロックｉｔ、ｉ２が出力される可能性もある。このため
、多重化回路１で入力データＤ１＋Ｄ２を読み取る際に
１分周クロックφｌ、φ２の読取りタイミングが入力デ
ータＤ１．Ｄ２の中央位置に来るように設定すると９分
周クロフクφ１．φ２の極性が反転して分周クロックａ
ｔ、ａ２となった場合、入力データＤ、。
分周クロックφ１．φ２の極性は不確定であり１例えば
これら分周クロックφ１．φ２と極性が反転した分周ク
ロックｉｔ、ｉ２が出力される可能性もある。このため
、多重化回路１で入力データＤ１＋Ｄ２を読み取る際に
１分周クロックφｌ、φ２の読取りタイミングが入力デ
ータＤ１．Ｄ２の中央位置に来るように設定すると９分
周クロフクφ１．φ２の極性が反転して分周クロックａ
ｔ、ａ２となった場合、入力データＤ、。
Ｄ２のデータ変換点でデータを読み取ることになり、読
み誤りを生じる。
み誤りを生じる。
したがって従来装置では１分周クロックφ１゜φ２で入
力データＤ１．Ｄ、を読み取る位置は。
力データＤ１．Ｄ、を読み取る位置は。
入力データＤＩ ＋ ０２の前半分あるいは後ろ半分
の位置とされており、これにより分周クロックφ１．φ
２の極性が反転しても読み誤りが生じないようにしてい
る。
の位置とされており、これにより分周クロックφ１．φ
２の極性が反転しても読み誤りが生じないようにしてい
る。
しかしながら、このことは実質的に位相余裕を半減させ
ることになる。近年の伝送速度の高速化に伴い、かかる
高速システムにおいては、入力データＤ１＋ Ｄ２の立
上り時間ｔ ｔｒ＞あるいは立下り時間ｔ （ｆｌは伝
送速度に対して十分に速くできなくなっており、また識
別フリップフロ７ブ２のセットアツプタイムやホールド
タイムも無視できなくなっている。したがってこのよう
な高速システムでは従来の並直列変換装置では位相余裕
が極端に減少することになる。よって入力データの中央
点で識別を行い位相余裕を改善する必要が生じてきてい
る。
ることになる。近年の伝送速度の高速化に伴い、かかる
高速システムにおいては、入力データＤ１＋ Ｄ２の立
上り時間ｔ ｔｒ＞あるいは立下り時間ｔ （ｆｌは伝
送速度に対して十分に速くできなくなっており、また識
別フリップフロ７ブ２のセットアツプタイムやホールド
タイムも無視できなくなっている。したがってこのよう
な高速システムでは従来の並直列変換装置では位相余裕
が極端に減少することになる。よって入力データの中央
点で識別を行い位相余裕を改善する必要が生じてきてい
る。
したがって本発明の目的は、並直列変換装置のデータ読
取りの位相余裕を改善して並直列変換の高速化を図れる
ようにすることにある。
取りの位相余裕を改善して並直列変換の高速化を図れる
ようにすることにある。
第１図および第２図は本発明の原理図である。
本発明に係る並直列変換装置は一つの形態として１第１
図に示されるように、入力クロックφｔｏ）のＮ逓倍ク
ロックφ（１）（ここでＮは２以上の整数。
図に示されるように、入力クロックφｔｏ）のＮ逓倍ク
ロックφ（１）（ここでＮは２以上の整数。
以下同じ）を発生するＮ逓倍回路２１と、Ｎ逓倍回路２
１のＮ逓倍クロックφｉｌｌをＮ分周してＮ個の分周ク
ロックφ（２）ｌ〜φ（２）。を発生するＮ分周回路２
２と＋ Ｎ！１１の被変換データＤＴ１〜ＤＴｎが並
列に入力され、Ｎ分周回路２２からのＮ（ＩＩの分周ク
ロックφ（２）１〜φ（２）□の位相でＮ個の被変換デ
ータＤＴ１〜Ｄ Ｔ ｎを直列多重変換する多重化回路
２３と、多重化回路２３からの多重データをＮ逓倍回路
２１からのＮ逓倍クロックφ（１）を用いて打ち直して
識別整形する識別整形回路２４と。
１のＮ逓倍クロックφｉｌｌをＮ分周してＮ個の分周ク
ロックφ（２）ｌ〜φ（２）。を発生するＮ分周回路２
２と＋ Ｎ！１１の被変換データＤＴ１〜ＤＴｎが並
列に入力され、Ｎ分周回路２２からのＮ（ＩＩの分周ク
ロックφ（２）１〜φ（２）□の位相でＮ個の被変換デ
ータＤＴ１〜Ｄ Ｔ ｎを直列多重変換する多重化回路
２３と、多重化回路２３からの多重データをＮ逓倍回路
２１からのＮ逓倍クロックφ（１）を用いて打ち直して
識別整形する識別整形回路２４と。
入力クロックφ（ｏ１とＮ分周回路２２からの分周クロ
ックφ（２）との位相を比較して入力クロックφ（ｏ１
にＮ分周クロックφ（２）が同期するようにＮ分周回路
２２からの分周クロックφ（２）の出力位相を制御する
位相制御回路２５とを具備するように構成される。
ックφ（２）との位相を比較して入力クロックφ（ｏ１
にＮ分周クロックφ（２）が同期するようにＮ分周回路
２２からの分周クロックφ（２）の出力位相を制御する
位相制御回路２５とを具備するように構成される。
本発明に係る並直列変換装置器を他の形態として。
第２図に示されるように、入力クロックφ（ｏ１のＮ逓
倍クロックφ（１１を発生するＮ逓倍回路２１と。
倍クロックφ（１１を発生するＮ逓倍回路２１と。
Ｎ逓倍回路２１のＮ逓倍クロックφ（１１をＮ分周して
Ｎ個の分周クロックφ（２）１〜φ（２）ｎを発生する
Ｎ分周回路２２と、Ｎ個の被変換データＤＴ１〜ＤＴｎ
をそれぞれ所定位相量だけ偏移させる位相シフト回路２
６と、Ｎ１１ｌの被変換データＤＴ１〜ＤＴｎあるいは
それらの位相シフト後の被変換データｄｔ、〜ｄｔｎの
一方を選択する選択回路２７と、該選択回路２７からの
Ｎ個の被変換データＤＴ１ ’〜Ｉ）Ｔ、 ’が並列に
入力されてＮ分周回路２２からのＮ個の分周クロックφ
（２）１〜φ（２）□の位相で該Ｎ個の被変換データＤ
Ｔｌ ’〜Ｄ Ｔ 、。
Ｎ個の分周クロックφ（２）１〜φ（２）ｎを発生する
Ｎ分周回路２２と、Ｎ個の被変換データＤＴ１〜ＤＴｎ
をそれぞれ所定位相量だけ偏移させる位相シフト回路２
６と、Ｎ１１ｌの被変換データＤＴ１〜ＤＴｎあるいは
それらの位相シフト後の被変換データｄｔ、〜ｄｔｎの
一方を選択する選択回路２７と、該選択回路２７からの
Ｎ個の被変換データＤＴ１ ’〜Ｉ）Ｔ、 ’が並列に
入力されてＮ分周回路２２からのＮ個の分周クロックφ
（２）１〜φ（２）□の位相で該Ｎ個の被変換データＤ
Ｔｌ ’〜Ｄ Ｔ 、。
′を直列釜Ｎ変換する多重化回路２３と、多重化回路２
３からの多重データをＮ逓倍回路２１からのＮ逓倍クロ
ックφ（１）を用いて打ち直して識別整形する識別整形
回路２４と５分周クロックφ（２）と入力クロックφ（
ｏ）との位相を比較して選択回路２７の切換えを制御す
る選択制御回路２８とを具備するように構成される。
３からの多重データをＮ逓倍回路２１からのＮ逓倍クロ
ックφ（１）を用いて打ち直して識別整形する識別整形
回路２４と５分周クロックφ（２）と入力クロックφ（
ｏ）との位相を比較して選択回路２７の切換えを制御す
る選択制御回路２８とを具備するように構成される。
第１図の形態における並直列変換装置では、第３図の各
部信号タイムチャートに示されるように。
部信号タイムチャートに示されるように。
位相制御回路２５は入力クロックφ（ｏ１と分周クロッ
クφ（２）の位相を比較し、それにより多重化回路２３
において分周クロックφ（２）１〜φ（２）ｎによって
被変換データＤＴ１〜ＤＴｎの中央位置でデータの読取
りが行われるように１分周回路２２の出力位相を制御す
る。
クφ（２）の位相を比較し、それにより多重化回路２３
において分周クロックφ（２）１〜φ（２）ｎによって
被変換データＤＴ１〜ＤＴｎの中央位置でデータの読取
りが行われるように１分周回路２２の出力位相を制御す
る。
第２図の形態における並直列変換装置では、多重化回路
２３において被変換データＤＴ、〜ＤＴ１１と分周クロ
ックφ（２）１〜φ（２）ｎの位相がずれていた場合、
これが選択制御回路２８で大力クロックφ（ｏ）と分周
クロックφ（２）とを比較することによって検出され、
この検出に応じて選択回路２７の切換えが行われ、それ
により多重化回路２３に所定量位相がシフトされた被変
換データｄｔ、〜ｄｔｎが供給される。この結果、多重
化回路２３では分周クロックφ（２）１〜φ（２）ｎに
よって被変換データｄｔ、〜ｄＬｎの中央位置でそれぞ
れデータの読取りが行われるようになり１位相余裕が改
善される。
２３において被変換データＤＴ、〜ＤＴ１１と分周クロ
ックφ（２）１〜φ（２）ｎの位相がずれていた場合、
これが選択制御回路２８で大力クロックφ（ｏ）と分周
クロックφ（２）とを比較することによって検出され、
この検出に応じて選択回路２７の切換えが行われ、それ
により多重化回路２３に所定量位相がシフトされた被変
換データｄｔ、〜ｄｔｎが供給される。この結果、多重
化回路２３では分周クロックφ（２）１〜φ（２）ｎに
よって被変換データｄｔ、〜ｄＬｎの中央位置でそれぞ
れデータの読取りが行われるようになり１位相余裕が改
善される。
以下１図面を参照しつつ本発明の詳細な説明する。第４
図は本発明の一実施例としての並直列変換装置を示すブ
ロック図である。なお以降の図において、第１０図に示
された構成要素と同一のものには同一の参照番号が付さ
れているものとする。
図は本発明の一実施例としての並直列変換装置を示すブ
ロック図である。なお以降の図において、第１０図に示
された構成要素と同一のものには同一の参照番号が付さ
れているものとする。
この実施個装Ｗは多重化回路ｌ、識識別フリフッフロッ
プ、２逓倍回路３１分周回路４′１位相比較回路５を含
み構成されている０分周回路４′はセントパルス入力端
子を有するフリフブフロソプからなり、このセットパル
ス入力端子にセントパルスを受けると分周出力Ｑ（すな
わち分周クロックφ１）の極性が′Ｈ″となるようにな
っている。
プ、２逓倍回路３１分周回路４′１位相比較回路５を含
み構成されている０分周回路４′はセントパルス入力端
子を有するフリフブフロソプからなり、このセットパル
ス入力端子にセントパルスを受けると分周出力Ｑ（すな
わち分周クロックφ１）の極性が′Ｈ″となるようにな
っている。
また位相比較回路５は３入力のＮＯＲ回路からなってい
て、入力クロックφ０と分周回路４′からの分周クロッ
クφ１と２逓倍回路３からの逓倍クロックφ３を所定位
相遅延させたクロックφ３′とが入力されており、これ
ら３つの入力が全て“Ｌ゛となった時にセットパルスφ
４を分周回路４′のセントパルス入力端子に送出するよ
うに構成される。
て、入力クロックφ０と分周回路４′からの分周クロッ
クφ１と２逓倍回路３からの逓倍クロックφ３を所定位
相遅延させたクロックφ３′とが入力されており、これ
ら３つの入力が全て“Ｌ゛となった時にセットパルスφ
４を分周回路４′のセントパルス入力端子に送出するよ
うに構成される。
この実施例装置の動作が第５図を参照しつつ以下に説明
される。第５図は実施例装置の各部信号のタイムチャー
トである。
される。第５図は実施例装置の各部信号のタイムチャー
トである。
この実施例装置では分周クロックφ１．φ２がそれぞれ
“Ｌ”の時に入力データＤ、、Ｄ２を読み取るものとす
る。ここで入力クロックφ０はその“Ｈ”レベルが入力
データＤ１の中央位置にくるように予め位相調整されて
いるものとする。実施例装置はこの入力クロックφＣ】
の位相を基準に用いて分周クロックφ１．φ２の位相を
調整するものである。
“Ｌ”の時に入力データＤ、、Ｄ２を読み取るものとす
る。ここで入力クロックφ０はその“Ｈ”レベルが入力
データＤ１の中央位置にくるように予め位相調整されて
いるものとする。実施例装置はこの入力クロックφＣ】
の位相を基準に用いて分周クロックφ１．φ２の位相を
調整するものである。
すなわち入力クロックφ０と分周クロックφｌの極性が
反対となるように分周回路４′の出力位相を調整する。
反対となるように分周回路４′の出力位相を調整する。
これには位相比較回路５に入力される入力クロックφ０
と分周クロックφ】が共に“Ｌ”となったときにセット
パルスφ４を出力して分周回路４′からの出力Ｑ、この
極性を反転させることにより行える（第５図における時
刻ｔ１参照）、これにより、以降は入力データＤ１．Ｄ
２はそれぞれ分周クロックφ１．φ２によってその中央
位置で読み取られるようになる。
と分周クロックφ】が共に“Ｌ”となったときにセット
パルスφ４を出力して分周回路４′からの出力Ｑ、この
極性を反転させることにより行える（第５図における時
刻ｔ１参照）、これにより、以降は入力データＤ１．Ｄ
２はそれぞれ分周クロックφ１．φ２によってその中央
位置で読み取られるようになる。
なお位相比較回路５に入力されるクロックφ３′は入力
クロックφ。と分周クロックφ１の比較の際に、ノイズ
により誤ったセットパルスが出力されないように比較期
間を狭めるためのものである。
クロックφ。と分周クロックφ１の比較の際に、ノイズ
により誤ったセットパルスが出力されないように比較期
間を狭めるためのものである。
本発明の実施にあたっては種々の変形形態が可能である
。第６図はかかる変形例の並直列変換装置を示すブロッ
ク図であり、この変形例装置は分周回路４に入力される
２逓倍クロックφ３をインヒビットすることによって分
周クロックφ１．φ２の位相調整を行っている。
。第６図はかかる変形例の並直列変換装置を示すブロッ
ク図であり、この変形例装置は分周回路４に入力される
２逓倍クロックφ３をインヒビットすることによって分
周クロックφ１．φ２の位相調整を行っている。
すなわち、この変形例装置は多重化回路ｌ、フリフブフ
ロップ２，２逓倍回路３１分周回路４゜位相比較回路６
．インヒビフト回路７を含み構成されている６位相比較
回路６は入力クロックφ。
ロップ２，２逓倍回路３１分周回路４゜位相比較回路６
．インヒビフト回路７を含み構成されている６位相比較
回路６は入力クロックφ。
と分周クロックφ１が入力されるＯＲ回路６１゜および
ＯＲ回路６１の出力がデータ入力端子に。
ＯＲ回路６１の出力がデータ入力端子に。
またクロックφ３′がクロック入力端子にそれぞれ入力
されるフリップフロップ６２とからなり。
されるフリップフロップ６２とからなり。
フリップフロップ６２の出力パルスφ５はインヒビソト
回路７に送出される。
回路７に送出される。
インヒビット回路７は２入力のＮＯＲ回路で構成され、
それぞれ出力パルスφ５と２逓倍クロフクφ３が入力さ
れており、その出力クロックφ６は分周回路４に供給さ
れる。
それぞれ出力パルスφ５と２逓倍クロフクφ３が入力さ
れており、その出力クロックφ６は分周回路４に供給さ
れる。
この変形例装置の動作が第７図を参照しつつ以下に説明
される。第７図はこの変形例装置の各部信号のタイムチ
ャートである。
される。第７図はこの変形例装置の各部信号のタイムチ
ャートである。
この変形例装置では９分周クロフクφ１の極性が正常な
状態から反転していると、これを位相比較回路６におい
てクロックφ３′の立上りで入力クロックφ０と分周ク
ロックφ、が共に“Ｌ”であることにより判別しく第７
図における時刻ｔ１参照）１それにより出力パルスφ５
をインヒビット回路７に送出して、このインヒビット回
路７に入力される２逓倍クロフクφ３を１クロック分だ
け抜き取ってクロックφ６として分周回路４に供給する
。
状態から反転していると、これを位相比較回路６におい
てクロックφ３′の立上りで入力クロックφ０と分周ク
ロックφ、が共に“Ｌ”であることにより判別しく第７
図における時刻ｔ１参照）１それにより出力パルスφ５
をインヒビット回路７に送出して、このインヒビット回
路７に入力される２逓倍クロフクφ３を１クロック分だ
け抜き取ってクロックφ６として分周回路４に供給する
。
これにより分周回路４から出力される分周クロックφ１
．φ２は極性が反転されることになり。
．φ２は極性が反転されることになり。
以降、入力データＤ １ ＋ Ｄ ２はその中央位置で
分周クロックφ１．φ２によって値が読み取られるよう
になる。
分周クロックφ１．φ２によって値が読み取られるよう
になる。
本発明の偽の変形例が第９図に示される。この変形例装
置は１分周クロックφ１．φ２の読取り位相が反転して
いる場合に分周クロックφ１．φ２の極性を反転させる
代わりに入カデータＤユ。
置は１分周クロックφ１．φ２の読取り位相が反転して
いる場合に分周クロックφ１．φ２の極性を反転させる
代わりに入カデータＤユ。
Ｄ２の位相を１８０°シフトさせるように構成したもの
である。
である。
この変形例装置は、従来の多重化回路１．フリツブフロ
ツブ２，２逓倍回路３１分周回路４に加えて、入力デー
タＤ１＋０２をそれぞれπ（ｒａｄ）（半周期）遅延さ
せる位相遅延回路８１＋８２＋これら入力データＤ、、
Ｄ２または遅延入力データｄｌ＋ｄ２の一方を選択する
選択回路９．および入力クロックφ０と分周クロックφ
１とを比較してその結果により選択回路９の切換え制御
を行う制御回路１０とを含み構成されている。
ツブ２，２逓倍回路３１分周回路４に加えて、入力デー
タＤ１＋０２をそれぞれπ（ｒａｄ）（半周期）遅延さ
せる位相遅延回路８１＋８２＋これら入力データＤ、、
Ｄ２または遅延入力データｄｌ＋ｄ２の一方を選択する
選択回路９．および入力クロックφ０と分周クロックφ
１とを比較してその結果により選択回路９の切換え制御
を行う制御回路１０とを含み構成されている。
この変形例装置では、入力データＤ １ ＋ ０２に
対して分周クロックφ１．φ２の極性が反転しているこ
とが制御回路１０で判別されると、制御回路１０から選
択回路９に送出される選択信号ＳＥＬ 、＋ Ｓ Ｅ
Ｌ ２の極性が反転され、それにより選択回路９は入
力信号を入力データＤ１ ＋ Ｄ ２から。
対して分周クロックφ１．φ２の極性が反転しているこ
とが制御回路１０で判別されると、制御回路１０から選
択回路９に送出される選択信号ＳＥＬ 、＋ Ｓ Ｅ
Ｌ ２の極性が反転され、それにより選択回路９は入
力信号を入力データＤ１ ＋ Ｄ ２から。
位相遅延回路８１，８□出力の入力データｄ１゜ｄ２に
切り替えてそれを入力データＤ１ ′Ｄ２′として多重
化回路１に送出する。これにより以降。
切り替えてそれを入力データＤ１ ′Ｄ２′として多重
化回路１に送出する。これにより以降。
多重化回路１では分周クロックφ１．φ２により入力デ
ータＤｉ ’＋ Ｄ２′の中央位置でデータを正しく読
み取るようになる。
ータＤｉ ’＋ Ｄ２′の中央位置でデータを正しく読
み取るようになる。
以上に説明した実施例は何れも２つの入力データを並直
列変換するものであったが、勿論これに限らず９本発明
は２以上の複数の入力データを並直列変換することに通
用できるものである。
列変換するものであったが、勿論これに限らず９本発明
は２以上の複数の入力データを並直列変換することに通
用できるものである。
本発明によれば、入力データの直列多重変換に際して入
力データの中央位置て゛′データの読取りが可能なため
位相余裕が増大し、その分、高速入力データの並直列変
換が可能となり、高速伝送システムに対応できるように
なる。
力データの中央位置て゛′データの読取りが可能なため
位相余裕が増大し、その分、高速入力データの並直列変
換が可能となり、高速伝送システムに対応できるように
なる。
第１図〜第３図は本発明に係る原理説明図。
第４図は本発明の一実施例としての並直列変換装置を示
すブロック図。 第５図は第４図実施例装置の各部信号のタイムチャート
。 第６図は本発明の変形例としての並直列変換装置を示す
ブロック図。 第７図は第６図変形例装置の各部信号のタイムチャート
。 第８図は本発明の他の変形例としての並直列変換装置を
示すブロック図。 第９図は第８図変形例装置の各部信号のタイムチャート
。 第１０図は従来の並直列変換装置の構成例を示すブロッ
ク図、および。 第１１図は第１０図従来例装置の各部信号のタイムチャ
ートである。 図において。 １・−・多重化回路 ２・−識別フリツブフロップ ３−・２逓倍回路 ４．４’−２分周回路 ５．６−−−位相比較回路 ７−・・インヒビット回路 ８１．８□・−位相遅延回路 ９−・・選択回路 ｌＯ−・制御回路 Ｄ Ｉ ＋ Ｄ ２ ’−−人カデータｄ １．ｄ ２
−４８０°位相シフト入カデータＤ３．Ｄ４−多重デー
タ φ０−・入カクロフク φ１．φ２・−分周クロック φ３・・−・−２逓倍クロック φ４−セットパルス 本発明の居、運図 第１図 不発Ｂ月の原理図 第２図 才ｍｓデータＤＴＩ Ｄ（ｏ１
Ｄａｎ）４−発明のＲ，理−図 第３図 本８１！：ｇ月 の 実、オ凹Ａ列荻１Ｌ第４図 入力データＤ（Ｄ＋ｏ＋ Ｄ（２１Ｄ（４１Ｄ（６
１Ｄｔａ＞第５図 岑発Ｂ月 の店し形４４１ぶ３ｚ 第６図 第１０図
すブロック図。 第５図は第４図実施例装置の各部信号のタイムチャート
。 第６図は本発明の変形例としての並直列変換装置を示す
ブロック図。 第７図は第６図変形例装置の各部信号のタイムチャート
。 第８図は本発明の他の変形例としての並直列変換装置を
示すブロック図。 第９図は第８図変形例装置の各部信号のタイムチャート
。 第１０図は従来の並直列変換装置の構成例を示すブロッ
ク図、および。 第１１図は第１０図従来例装置の各部信号のタイムチャ
ートである。 図において。 １・−・多重化回路 ２・−識別フリツブフロップ ３−・２逓倍回路 ４．４’−２分周回路 ５．６−−−位相比較回路 ７−・・インヒビット回路 ８１．８□・−位相遅延回路 ９−・・選択回路 ｌＯ−・制御回路 Ｄ Ｉ ＋ Ｄ ２ ’−−人カデータｄ １．ｄ ２
−４８０°位相シフト入カデータＤ３．Ｄ４−多重デー
タ φ０−・入カクロフク φ１．φ２・−分周クロック φ３・・−・−２逓倍クロック φ４−セットパルス 本発明の居、運図 第１図 不発Ｂ月の原理図 第２図 才ｍｓデータＤＴＩ Ｄ（ｏ１
Ｄａｎ）４−発明のＲ，理−図 第３図 本８１！：ｇ月 の 実、オ凹Ａ列荻１Ｌ第４図 入力データＤ（Ｄ＋ｏ＋ Ｄ（２１Ｄ（４１Ｄ（６
１Ｄｔａ＞第５図 岑発Ｂ月 の店し形４４１ぶ３ｚ 第６図 第１０図
Claims (1)
- 【特許請求の範囲】 １、入力クロック（φ（ｏ））のＮ逓倍クロック（φ（
１））を発生するＮ逓倍回路（２１）と、該Ｎ逓倍回路
（２１）のＮ逓倍クロック（φ（１））をＮ分周してＮ
個の分周クロック（φ（２）＿１〜φ（２）＿ｎ）を発
生するＮ分周回路（２２）と、Ｎ個の被変換データ（Ｄ
Ｔ＿１〜ＤＴ＿ｎ）が並列に入力され、該Ｎ分周回路（
２２）からのＮ個の分周クロック（φ（２）＿１〜φ（
２）＿ｎ）の位相で該Ｎ個の被変換データ（ＤＴ＿１〜
ＤＴ＿ｎ）を直列多重変換する多重化回路（２３）と、 該多重化回路（２３）からの多重データ（ＭＤ＿１）を
該Ｎ逓倍回路（２１）からのＮ逓倍クロック（φ（１）
）を用いて打ち直して識別整形する識別整形回路（２４
）と、 該入力クロック（φ（ｏ））と該Ｎ分周回路（２２）か
らの分周クロック（φ（２））との位相を比較して該入
力クロック（φ（ｏ））にＮ分周クロック（φ（２））
が同期するように該Ｎ分周回路（２２）からの分周クロ
ック（φ（２））の出力位相を制御する位相制御回路（
２５）とを具備してなる並直列変換装置。 ２、入力クロック（φ（ｏ））のＮ逓倍クロック（φ（
１））を発生するＮ逓倍回路（２１）と、該Ｎ逓倍回路
（２１）のＮ逓倍クロック（φ（１））をＮ分周してＮ
個の分周クロック（φ（２）＿１〜φ（２）＿ｎ）を発
生するＮ分周回路（２２）と、Ｎ個の被変換データ（Ｄ
Ｔ＿１〜ＤＴ＿ｎ）をそれぞれ所定位相量だけ偏移させ
る位相シフト回路（２６）と、 該Ｎ個の被変換データ（ＤＴ＿１〜ＤＴ＿ｎ）あるいは
それらの位相シフト後の被変換データ（ｄｔ＿１〜ｄｔ
＿ｎ）の一方を選択する選択回路（２７）と、 該選択回路（２７）からのＮ個の被変換データ（ＤＴ＿
１′〜ＤＴ＿ｎ′）が並列に入力され、該Ｎ分周回路（
２２）からのＮ個の分周クロック（φ（２）＿１〜φ（
２）＿ｎ）の位相で該Ｎ個の被変換データ（ＤＴ＿１′
〜ＤＴ＿ｎ′）を直列多重変換する多重化回路（２３）
と、 該多重化回路（２３）からの多重データを該Ｎ逓倍回路
（２１）からのＮ逓倍クロック（φ（１））を用いて打
ち直して識別整形する識別整形回路（２４）と、 該分周クロック（φ（２））と入力クロック（φ（ｏ）
）との位相を比較して該選択回路（２７）の切換えを制
御する選択制御回路（２８）とを具備してなる並直列変
換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148662A JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
| EP89110879A EP0346896B1 (en) | 1988-06-16 | 1989-06-15 | A parallel-to-serial converter |
| DE68911761T DE68911761T2 (de) | 1988-06-16 | 1989-06-15 | Parallel/Serienumsetzer. |
| CA000602838A CA1304845C (en) | 1988-06-16 | 1989-06-15 | Parallel-to-serial converter |
| US07/367,263 US4965797A (en) | 1988-06-16 | 1989-06-16 | Parallel-to-serial converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148662A JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317026A true JPH01317026A (ja) | 1989-12-21 |
| JPH0773219B2 JPH0773219B2 (ja) | 1995-08-02 |
Family
ID=15457817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148662A Expired - Lifetime JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4965797A (ja) |
| EP (1) | EP0346896B1 (ja) |
| JP (1) | JPH0773219B2 (ja) |
| CA (1) | CA1304845C (ja) |
| DE (1) | DE68911761T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237143A (ja) * | 1994-11-30 | 1996-09-13 | Sgs Thomson Microelectron Sa | 二値データの高速な流れを直列にする装置 |
| JP2015154484A (ja) * | 2014-02-12 | 2015-08-24 | 富士通株式会社 | マルチプレクサ |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| US6150855A (en) * | 1990-02-06 | 2000-11-21 | Bull, S.A. | Phase-locked loop and resulting frequency multiplier |
| FR2664765B1 (fr) * | 1990-07-11 | 2003-05-16 | Bull Sa | Dispositif de serialisation et de deserialisation de donnees et systeme de transmission numerique de donnees en serie en resultant. |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
| US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
| JPH04141896A (ja) * | 1990-10-02 | 1992-05-15 | Nec Corp | シリアル・パラレル変換回路 |
| US5282210A (en) * | 1992-06-01 | 1994-01-25 | International Business Machines Corporation | Time-division-multiplexed data transmission system |
| SE515076C2 (sv) * | 1992-07-01 | 2001-06-05 | Ericsson Telefon Ab L M | Multiplexor-/demultiplexorkrets |
| JPH06152556A (ja) * | 1992-10-30 | 1994-05-31 | Ando Electric Co Ltd | データ多重回路 |
| US5406607A (en) * | 1994-02-24 | 1995-04-11 | Convex Computer Corporation | Apparatus, systems and methods for addressing electronic memories |
| JP3166494B2 (ja) * | 1994-07-27 | 2001-05-14 | 松下電器産業株式会社 | 遅延検波方法および装置 |
| US5768283A (en) * | 1994-11-08 | 1998-06-16 | Washington University | Digital phase adjustment circuit for asynchronous transfer mode and like data formats |
| US5724361A (en) * | 1996-03-12 | 1998-03-03 | Lsi Logic Corporation | High performance n:1 multiplexer with overlap control of multi-phase clocks |
| US5867543A (en) * | 1996-03-29 | 1999-02-02 | Dsc Communications Corporation | Multi-rate transmission system |
| SE506817C2 (sv) * | 1996-06-20 | 1998-02-16 | Ericsson Telefon Ab L M | Seriell-parallell- och parallell-seriellomvandlare innefattande frekvensdelare |
| US5805089A (en) * | 1996-09-05 | 1998-09-08 | Lsi Logic Corporation | Time-division data multiplexer with feedback for clock cross-over adjustment |
| DE19652003C1 (de) * | 1996-12-13 | 1997-10-09 | Siemens Ag | Parallel/Seriell-Wandler |
| US6202108B1 (en) * | 1997-03-13 | 2001-03-13 | Bull S.A. | Process and system for initializing a serial link between two integrated circuits comprising a parallel-serial port using two clocks with different frequencies |
| DE19716314A1 (de) | 1997-04-18 | 1998-10-22 | Alsthom Cge Alcatel | Verfahren und Vorrichtung zur Addition von als Abtastwerte vorliegenden Signalen |
| EP0974888A1 (en) * | 1998-07-18 | 2000-01-26 | PIRELLI CAVI E SISTEMI S.p.A. | Optical device for processing a predetermined N-bits optical sequence |
| US6879650B1 (en) * | 1998-09-23 | 2005-04-12 | Paradyne Corporation | Circuit and method for detecting and correcting data clocking errors |
| JP2000278141A (ja) * | 1999-03-26 | 2000-10-06 | Mitsubishi Electric Corp | マルチプレクサ |
| US6298400B1 (en) * | 1999-10-13 | 2001-10-02 | Sony Corporation | Enhancing interface device to transport stream of parallel signals to serial signals with separate clock rate using a pin reassignment |
| US6977980B2 (en) * | 2001-08-29 | 2005-12-20 | Rambus Inc. | Timing synchronization methods and systems for transmit parallel interfaces |
| US7576734B2 (en) * | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
| JP4242741B2 (ja) * | 2003-09-19 | 2009-03-25 | パナソニック株式会社 | デバッグ用信号処理回路 |
| KR100719343B1 (ko) * | 2005-02-28 | 2007-05-17 | 삼성전자주식회사 | 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬변환기와 데이터의 직렬 전송 방법 |
| US8405426B2 (en) * | 2010-05-28 | 2013-03-26 | Qualcomm Incorporated | Method and apparatus to serialize parallel data input values |
| JP2013125561A (ja) * | 2011-12-14 | 2013-06-24 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542504A (en) * | 1983-08-22 | 1985-09-17 | At&T Bell Laboratories | Shared data receiver |
| US4575860A (en) * | 1984-03-12 | 1986-03-11 | At&T Bell Laboratories | Data clock recovery circuit |
| NL8501737A (nl) * | 1985-06-17 | 1987-01-16 | At & T & Philips Telecomm | Hogere orde digitaal transmissiesysteem voorzien van een multiplexer en een demultiplexer. |
| GB2180725B (en) * | 1985-09-19 | 1989-01-25 | Stc Plc | Digital communication circuit |
| JPS6330034A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 多重化回路 |
| US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
-
1988
- 1988-06-16 JP JP63148662A patent/JPH0773219B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-15 EP EP89110879A patent/EP0346896B1/en not_active Expired - Lifetime
- 1989-06-15 DE DE68911761T patent/DE68911761T2/de not_active Expired - Fee Related
- 1989-06-15 CA CA000602838A patent/CA1304845C/en not_active Expired - Fee Related
- 1989-06-16 US US07/367,263 patent/US4965797A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237143A (ja) * | 1994-11-30 | 1996-09-13 | Sgs Thomson Microelectron Sa | 二値データの高速な流れを直列にする装置 |
| JP2015154484A (ja) * | 2014-02-12 | 2015-08-24 | 富士通株式会社 | マルチプレクサ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911761D1 (de) | 1994-02-10 |
| EP0346896B1 (en) | 1993-12-29 |
| DE68911761T2 (de) | 1994-06-09 |
| US4965797A (en) | 1990-10-23 |
| EP0346896A2 (en) | 1989-12-20 |
| JPH0773219B2 (ja) | 1995-08-02 |
| CA1304845C (en) | 1992-07-07 |
| EP0346896A3 (en) | 1990-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01317026A (ja) | 並直列変換装置 | |
| US5757871A (en) | Jitter suppression circuit for clock signals used for sending data from a synchronous transmission network to an asynchronous transmission network | |
| US5058141A (en) | Single circuit for detecting a frame synchronization pattern and generating control signals | |
| JPS63139415A (ja) | クロック信号マルチプレクサ | |
| JP3288192B2 (ja) | 同期クロック回路 | |
| JPS61288643A (ja) | 内部同期化装置 | |
| JPH08163399A (ja) | ディジタル信号の位相差吸収装置 | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JPH0761051B2 (ja) | データ信号速度変換回路 | |
| JP3157515B2 (ja) | 非同期信号サンプリングクロック生成方式 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JPH04268841A (ja) | 相互同期装置 | |
| JPH0477134A (ja) | 多重信号分離回路 | |
| JPH0115182B2 (ja) | ||
| JP3005495B2 (ja) | Ｐｌｌ回路 | |
| JPS6367823A (ja) | デイレ−ラインによるｄｐｌｌ | |
| JP3132583B2 (ja) | 位相検出回路 | |
| JP2872036B2 (ja) | 速度変換装置 | |
| JPS6125340A (ja) | 速度変換回路 | |
| JP2594571B2 (ja) | 遅延回路 | |
| JPH0614061A (ja) | 位相調整回路 | |
| JPH0625061Y2 (ja) | 時間発生回路 | |
| JPS62147825A (ja) | スタツフ多重受信回路 | |
| JPS63169845A (ja) | 外部タイミング方式 | |
| JP2000269913A (ja) | データ速度変換回路、並びにデータ位相変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |