JPS62147825A - スタツフ多重受信回路 - Google Patents
スタツフ多重受信回路Info
- Publication number
- JPS62147825A JPS62147825A JP28687785A JP28687785A JPS62147825A JP S62147825 A JPS62147825 A JP S62147825A JP 28687785 A JP28687785 A JP 28687785A JP 28687785 A JP28687785 A JP 28687785A JP S62147825 A JPS62147825 A JP S62147825A
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- Japan
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- parallel
- data
- serial
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディ・ソタルデータを高速の伝送路にスタッ
フ多重し１分離するスタッフ多重受信回路に関するもの
である。
フ多重し１分離するスタッフ多重受信回路に関するもの
である。
従来、ディジタルデータを高速の伝送路にスタッフ多重
し２分離する場合、エラスティックメモリの制御として
読み出し、書き込みカウンタを態別に有し、さ、らに両
カウンタの出力状態を監視する比較回路及びアンダーフ
ロー、オーバーフロー制御回路とから構成する方法が用
いられている。
し２分離する場合、エラスティックメモリの制御として
読み出し、書き込みカウンタを態別に有し、さ、らに両
カウンタの出力状態を監視する比較回路及びアンダーフ
ロー、オーバーフロー制御回路とから構成する方法が用
いられている。
上述した従来のスタッフ回路は、エラスティックメモリ
の制御のために読み出し、書き込みカウンタを必要とす
るので、構成が抜雑でノ・−ド規模が大きく消費電力が
多くなるという欠点があった。
の制御のために読み出し、書き込みカウンタを必要とす
るので、構成が抜雑でノ・−ド規模が大きく消費電力が
多くなるという欠点があった。
本発明の目的は、簡単で小規模な回路構成のスタッフ多
重受信回路を提供することにある。
重受信回路を提供することにある。
以下余日
〔問題点を解決するための手段〕
本発明は、ディジタルデータを、高速の伝送路にＮビッ
ト単位として、スタッフ多重し２分離する伝送方式にお
いて、前記伝送路からの前記ディジタルデータを受け、
クロックと、前記ディジタルデータのスタッフ制御情報
を検出し、前記ディジタルデータが多重されている定め
られたタイムスロットの位置に直列−並列変換ｉｅルス
を出力する分離回路と、前記データをｏｉ前記クロック
により。
ト単位として、スタッフ多重し２分離する伝送方式にお
いて、前記伝送路からの前記ディジタルデータを受け、
クロックと、前記ディジタルデータのスタッフ制御情報
を検出し、前記ディジタルデータが多重されている定め
られたタイムスロットの位置に直列−並列変換ｉｅルス
を出力する分離回路と、前記データをｏｉ前記クロック
により。
Ｎ相に並列展開するＮ段ンフトレノスタと、前記Ｎ段シ
フトレノスタの出力を、前記直列−並列変換パルスによ
り、前記ディジタルデータのみをＮビット並列データと
して取込むＮビットレジスタと、前記直列−並列変換パ
ルスを遅延させ、前記Ｎビノトレソスタ出力のデータ位
相に合った書き込みタイミングパルスを出力する遅延回
路と、前記Ｎビットレジスタの出力データを、前記遅延
回路からの前記書き込みタイミングパルスにより取り込
み、端末より与えられる任意の読み出しパルスで前記デ
ィジタルデータを出力するＦＩＦＯメモリＦＩＦＯ制御
回路と、並列−直列変換パルスと、前記端末より入力さ
れる低速クロックにょシ、前記ＦＩＦＯメモリの出力デ
〒りを並列−直列変換して。
フトレノスタの出力を、前記直列−並列変換パルスによ
り、前記ディジタルデータのみをＮビット並列データと
して取込むＮビットレジスタと、前記直列−並列変換パ
ルスを遅延させ、前記Ｎビノトレソスタ出力のデータ位
相に合った書き込みタイミングパルスを出力する遅延回
路と、前記Ｎビットレジスタの出力データを、前記遅延
回路からの前記書き込みタイミングパルスにより取り込
み、端末より与えられる任意の読み出しパルスで前記デ
ィジタルデータを出力するＦＩＦＯメモリＦＩＦＯ制御
回路と、並列−直列変換パルスと、前記端末より入力さ
れる低速クロックにょシ、前記ＦＩＦＯメモリの出力デ
〒りを並列−直列変換して。
直列ディジタルデータを出力する並列−直列変換回路と
、前記低速クロックをＮ分周するＮ分周カウンタと、前
記Ｎ分周カウンタ出力を復号して。
、前記低速クロックをＮ分周するＮ分周カウンタと、前
記Ｎ分周カウンタ出力を復号して。
前記ＦＩＦＯメモリに書き込まれているデータを読み出
す読み出しタイミングパルスと、前記並列−直列変換回
路へのロードタイミングをとるための前記並列−直列変
換パルスとを出力するデコード回路を有することを特徴
とするスタッフ多重受信回路である。
す読み出しタイミングパルスと、前記並列−直列変換回
路へのロードタイミングをとるための前記並列−直列変
換パルスとを出力するデコード回路を有することを特徴
とするスタッフ多重受信回路である。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は９本発明の一実施例のブロック図である。
ディジタルデータを挿入可能な特定の７ビノトに対して
スタッフ制御情報ｌビットがつけられ。
スタッフ制御情報ｌビットがつけられ。
該スタッフ制御情報の状態によりディジタルデータが間
欠的に多重化（以後スタッフ多重と呼ぶ）されている。
欠的に多重化（以後スタッフ多重と呼ぶ）されている。
高速データａは、高速伝送路から入力端子１を介して分
離回路２へ入力され、連続クロックｂを再生し出力する
と共に、ディジタルデータのスタッフ制御情報を検出し
、ディジタルデータが多重されている定められたタイム
スロットの位置に直列−並列変換パルスＣを出力する。
離回路２へ入力され、連続クロックｂを再生し出力する
と共に、ディジタルデータのスタッフ制御情報を検出し
、ディジタルデータが多重されている定められたタイム
スロットの位置に直列−並列変換パルスＣを出力する。
一方、高速データは、７段のシフトレジスタ３て。
連続クロックｂにて７ビノトに並列展開され、並列展開
データｄを出力する。並列展開データｄは。
データｄを出力する。並列展開データｄは。
７ビ、トレノスタ５で連続クロックｂの反転パルスと、
直列−並列変換・母ルスＣとの論理積の反転パルスｅに
より、ディジタルデータのみを７ビツト毎に取り込んで
、７ビノトの並列データｆを出力する。又、後述するＦ
ＩＦＯメモリ６の書き込みタイミングパルスｇは、遅延
回路４で直列−並列変換ノぐルスｃを連続クロックｂの
１タイムスロツト遅延し反転して供給する。ＦＩＦＯ（
Ｆｉｒｓｔ（ｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ６は、７
ビツトの並列データｆををＦＩＦＯメモリ６で書き込み
タイミング・にルスｇＫより高速データの速度で入力し
、 ＦＩＦＯメモリ６のデータ読み出しタイミングパル
スｈによりディジタルデータの速度に速度変換した７ビ
ツトのＦＩＦＯ出力並出力並列データ力する。
直列−並列変換・母ルスＣとの論理積の反転パルスｅに
より、ディジタルデータのみを７ビツト毎に取り込んで
、７ビノトの並列データｆを出力する。又、後述するＦ
ＩＦＯメモリ６の書き込みタイミングパルスｇは、遅延
回路４で直列−並列変換ノぐルスｃを連続クロックｂの
１タイムスロツト遅延し反転して供給する。ＦＩＦＯ（
Ｆｉｒｓｔ（ｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ６は、７
ビツトの並列データｆををＦＩＦＯメモリ６で書き込み
タイミング・にルスｇＫより高速データの速度で入力し
、 ＦＩＦＯメモリ６のデータ読み出しタイミングパル
スｈによりディジタルデータの速度に速度変換した７ビ
ツトのＦＩＦＯ出力並出力並列データ力する。
又、 ＦＺＦＯ制御回路７では、 ＦＩＦＯメモリ６０
アンダーフロー及びオーバーフローを監視、検出し。
アンダーフロー及びオーバーフローを監視、検出し。
ＦＩＦＯメモリ６に対してリセットパルスｊを出力する
と共にＦ’ｌＦＯメモリ６の出力データの読み出しタイ
ミングパルスｈを制御パルスｋにて停止又は。
と共にＦ’ｌＦＯメモリ６の出力データの読み出しタイ
ミングパルスｈを制御パルスｋにて停止又は。
解除する。７ビツトのＦＩＦＯ出力並出力並列データ列
−直列変換回路８にて後述するデコード回路９からの並
列−直列変換パルスｔと、端末側の入力端子１２から入
力される低速クロックｍにより。
−直列変換回路８にて後述するデコード回路９からの並
列−直列変換パルスｔと、端末側の入力端子１２から入
力される低速クロックｍにより。
７ビツト毎にロードされ、並列−直列変換して連続ディ
ジタルデータｎを出力端子１１より送出する。又低速ク
ロックｍは、７分周カウンタ１０により７分周され、３
ビツトの出力信号Ｐは、デコード回路９にて復号され、
ＦＩＦＯメモリ６の読み出しタイミングパルスｈの反
転・やルスｑと並列−直列変換回路８への並列−直列変
換パルスｔを出力する。
ジタルデータｎを出力端子１１より送出する。又低速ク
ロックｍは、７分周カウンタ１０により７分周され、３
ビツトの出力信号Ｐは、デコード回路９にて復号され、
ＦＩＦＯメモリ６の読み出しタイミングパルスｈの反
転・やルスｑと並列−直列変換回路８への並列−直列変
換パルスｔを出力する。
第２図は、伝送路からの高速データａＫスタッフ多重さ
れている。ディジタルデータのスタッフ制御端＋ｌ Ｓ
を検出し、ディジタルデータのみを書き込みタイミング
パルスｇの立上りエノデテＦＩＦＯメモリ６へ書き込む
ところまでの動作を図にしたタイムチャートである。
れている。ディジタルデータのスタッフ制御端＋ｌ Ｓ
を検出し、ディジタルデータのみを書き込みタイミング
パルスｇの立上りエノデテＦＩＦＯメモリ６へ書き込む
ところまでの動作を図にしたタイムチャートである。
第３図は、高速の速度でＦＩＦＯメモリ６へ書き込まれ
たディジタルデータが、端末側より入力された低速クロ
ックｍによって９作られる読み出しタイミングパルスｈ
の立下シェッデで読み出され。
たディジタルデータが、端末側より入力された低速クロ
ックｍによって９作られる読み出しタイミングパルスｈ
の立下シェッデで読み出され。
連続ディジタルデータｎとして、出力端子１１より出力
されるところまでの動作を図にしたタイムチャート、で
ある。尚１図中のＤ１〜Ｄ７は、１スタッフ単位中のＮ
ビットのディジタルデータを表わし２本実施例では、Ｎ
ビットを７ビノトで実施した例である。又ｉ−１，ｉ、
ｉ＋１は、任意のスタッフ単位番号で、Ｓは、スタッフ
制御情報ビットであり、スタッフ制御情報ビットＳがＱ
ｌ”の時は、有効データ、′０”の時は、無効データを
示し、伝送路上シ入力される。
されるところまでの動作を図にしたタイムチャート、で
ある。尚１図中のＤ１〜Ｄ７は、１スタッフ単位中のＮ
ビットのディジタルデータを表わし２本実施例では、Ｎ
ビットを７ビノトで実施した例である。又ｉ−１，ｉ、
ｉ＋１は、任意のスタッフ単位番号で、Ｓは、スタッフ
制御情報ビットであり、スタッフ制御情報ビットＳがＱ
ｌ”の時は、有効データ、′０”の時は、無効データを
示し、伝送路上シ入力される。
以上説明したように本発明によれば、 ＦＩＦＯメモリ
を用いることにより、読み出し、書き込みカウンタが不
要となり、この結果、簡単で小規模な回路構成で、高速
伝送路上にスタッフ多重された。
を用いることにより、読み出し、書き込みカウンタが不
要となり、この結果、簡単で小規模な回路構成で、高速
伝送路上にスタッフ多重された。
ディジタルデータを分離することができる。
第１図は本発明の一実施例を示すブロック図。
第２図、第３図は第１図の動作説明図である。
図において、に入力端子、２：分離回路、３ニア段シフ
トレゾスタ、４：遅延回路、５ニアビツトレジスタ、
５ ： ＦＩＦｏ、 ７ ： ＦＩＦＯ制御回路、８：
並列−直列交換回路、９：デコード回路、１０ニア分周
カウンタ、１１：出力端子、１２：入力端子、ａ：高速
データ、ｂ二連続クロック、ｃ：直列−並列変換ノｅル
ス、ｄ：並列展σ：］データ、ｅニアビット取込パルス
、 ｆ ： ＦＩＦＱ入力並列データ。 ｇ：書き込みタイミングノルス、ｈ：読み出Ｌｌイミン
グ・Ｐルス、 ｉ ： ＦＩＦＯ出力データ、ｊ：リセ
ノＦ ／Ｐルス、 ｋ ： 制御ノ”ルス、 ｔ ：
並列−直列！換パルス９ｍ二低速りロンク、ｎ：連続デ
ィノタルデータ、Ｐニア分周カウンタ出力信号、Ｓ：ス
タッフＲｒｌＪ （Ｒ１情報ビット、Ｄ１〜Ｄ７：１ス
タッフｍ位中７ビツトのディジタルデ〜り。
トレゾスタ、４：遅延回路、５ニアビツトレジスタ、
５ ： ＦＩＦｏ、 ７ ： ＦＩＦＯ制御回路、８：
並列−直列交換回路、９：デコード回路、１０ニア分周
カウンタ、１１：出力端子、１２：入力端子、ａ：高速
データ、ｂ二連続クロック、ｃ：直列−並列変換ノｅル
ス、ｄ：並列展σ：］データ、ｅニアビット取込パルス
、 ｆ ： ＦＩＦＱ入力並列データ。 ｇ：書き込みタイミングノルス、ｈ：読み出Ｌｌイミン
グ・Ｐルス、 ｉ ： ＦＩＦＯ出力データ、ｊ：リセ
ノＦ ／Ｐルス、 ｋ ： 制御ノ”ルス、 ｔ ：
並列−直列！換パルス９ｍ二低速りロンク、ｎ：連続デ
ィノタルデータ、Ｐニア分周カウンタ出力信号、Ｓ：ス
タッフＲｒｌＪ （Ｒ１情報ビット、Ｄ１〜Ｄ７：１ス
タッフｍ位中７ビツトのディジタルデ〜り。
Claims (1)
- １、ディジタルデータを、高速の伝送路にＮビットを単
位として、スタッフ多重し、分離する伝送方式において
、前記伝送路からの前記ディジタルデータを受け、クロ
ックと前記ディジタルデータのスタッフ制御情報を検出
し、前記ディジタルデータが多重されている定められた
タイムスロットの位置に直列−並列変換パルスを出力す
る分離回路と、前記データを前記クロックにより、Ｎ相
に並列展開するＮ段シフトレジスタと、前記Ｎ段シフト
レジスタの出力を、前記直列−並列変換パルスにより、
前記ディジタルデータのみをＮビット並列データとして
取込むＮビットレジスタと、前記直列−並列変換パルス
を遅延させ、前記Ｎビットレジスタ出力のデータ位相に
合った書き込みタイミングパルスを出力する遅延回路と
、前記Ｎビットレジスタの出力データを、前記遅延回路
からの前記書き込みタイミングパルスにより取り込み、
端末より与えられる任意の読み出しパルスで前記ディジ
タルデータを出力するＦＩＦＯメモリと、前記ＦＩＦＯ
メモリのオーバーフロー及びアンダーフローを監視する
ＦＩＦＯ制御回路と、並列−直列変換パルスと、前記端
末より入力される低速クロックにより、前記ＦＩＦＯメ
モリの出力データを並列−直列変換して、直列ディジタ
ルデータを出力する並列−直列変換回路と、前記低速ク
ロックをＮ分周するＮ分周カウンタと、前記Ｎ分周カウ
ンタ出力を復号して、前記ＦＩＦＯメモリに書き込まれ
ているデータを読み出す読み出しタイミングパルスと、
前記並列−直列変換回路へのロードタイミングをとるた
めの前記並列−直列変換パルスとを出力するデコード回
路とを有することを特徴とするスタッフ多重受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28687785A JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28687785A JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147825A true JPS62147825A (ja) | 1987-07-01 |
| JPH0831836B2 JPH0831836B2 (ja) | 1996-03-27 |
Family
ID=17710158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28687785A Expired - Lifetime JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831836B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717074A (ja) * | 1993-07-01 | 1995-01-20 | Nec Corp | ページプリンタ |
-
1985
- 1985-12-21 JP JP28687785A patent/JPH0831836B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717074A (ja) * | 1993-07-01 | 1995-01-20 | Nec Corp | ページプリンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831836B2 (ja) | 1996-03-27 |
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