JPS6229329A - スタツフ多重送信回路 - Google Patents
スタツフ多重送信回路Info
- Publication number
- JPS6229329A JPS6229329A JP60167671A JP16767185A JPS6229329A JP S6229329 A JPS6229329 A JP S6229329A JP 60167671 A JP60167671 A JP 60167671A JP 16767185 A JP16767185 A JP 16767185A JP S6229329 A JPS6229329 A JP S6229329A
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- JP
- Japan
- Prior art keywords
- data
- output
- circuit
- parallel
- stuff
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低速データを高速の伝送路にスタッフ多重す
るデータ伝送技術におけるＦＩＦＯ（Ｆｉ−ｒｓむ一１
ｎ Ｆｉｒｓｔ−Ｏｕｔ）を使ったスタッフ多重送信回
路に関するものである。
るデータ伝送技術におけるＦＩＦＯ（Ｆｉ−ｒｓむ一１
ｎ Ｆｉｒｓｔ−Ｏｕｔ）を使ったスタッフ多重送信回
路に関するものである。
従来、低速データを高速の伝送路にスタッフ多重する場
合、エラスティックメモリの制御として読み出し、書き
込みカウンタを別々に有し、さらに、両カウンタの状態
を監視する比較回路およびアンダーフロー・オーバーフ
ロー制御回路を有する構成が用いられていた。
合、エラスティックメモリの制御として読み出し、書き
込みカウンタを別々に有し、さらに、両カウンタの状態
を監視する比較回路およびアンダーフロー・オーバーフ
ロー制御回路を有する構成が用いられていた。
しかしながら、このようなスタッフ多重送信回路は、構
成が複雑でハード規模が大きいという欠点があった。
成が複雑でハード規模が大きいという欠点があった。
このような欠点を除去するために本発明は、入力低速デ
ータをＮ相にパラレル展開するＮ段シフトレジスタと、
このパラレル展開された入力低速データからＮビットの
パラレルデータを出力するＮビットレジスタと、入力ク
ロックをＮ分周するＮ分周カウンタと、このＮ分周カウ
ンタの出力を復号しタイミングパルスを出力するデコー
ド回路と、Ｎビットレジスタの出力データを入力し高速
の伝送路速度に速度変換して出力するＦＩＦＯと、この
ＦＩＦＯのオーバーフローを監視制御するための制御レ
ジスタと、出力データ確定表示信号を出力状態検出パル
スにより取り込む出力状態レジスタと、確定されている
時に取り込んだＦＩＦＯの出力データを高速の伝送路ク
ロックによりパラレル・シリアル変換するパラレル・シ
リアル変換回路と、高速の伝送路フレームのスタッフ制
御情報ビットを制御し、パラレル・シリアル変換回路の
出力データを予め定められた位置にスタッフ多重して伝
送路に送出する多重化回路とを設けるようにしたもので
ある。
ータをＮ相にパラレル展開するＮ段シフトレジスタと、
このパラレル展開された入力低速データからＮビットの
パラレルデータを出力するＮビットレジスタと、入力ク
ロックをＮ分周するＮ分周カウンタと、このＮ分周カウ
ンタの出力を復号しタイミングパルスを出力するデコー
ド回路と、Ｎビットレジスタの出力データを入力し高速
の伝送路速度に速度変換して出力するＦＩＦＯと、この
ＦＩＦＯのオーバーフローを監視制御するための制御レ
ジスタと、出力データ確定表示信号を出力状態検出パル
スにより取り込む出力状態レジスタと、確定されている
時に取り込んだＦＩＦＯの出力データを高速の伝送路ク
ロックによりパラレル・シリアル変換するパラレル・シ
リアル変換回路と、高速の伝送路フレームのスタッフ制
御情報ビットを制御し、パラレル・シリアル変換回路の
出力データを予め定められた位置にスタッフ多重して伝
送路に送出する多重化回路とを設けるようにしたもので
ある。
本発明においては、簡単で小規模な回路構成で低速デー
タを高速の伝送路上にスタッフ多重することができる。
タを高速の伝送路上にスタッフ多重することができる。
第１図は本発明に係わるスタッフ多重送信回路の一実施
例を示す系統図である。第１図において、Ｎ段シフトレ
ジスタ３は、入力端子１から与えられた入力低速データ
ａをＮ相にパラレル展開してパラレル展開データｂを出
力する。
例を示す系統図である。第１図において、Ｎ段シフトレ
ジスタ３は、入力端子１から与えられた入力低速データ
ａをＮ相にパラレル展開してパラレル展開データｂを出
力する。
Ｎ分周カウンタ４は、入力端子２から与えられた入力低
速クロックＣをＮ分周してＮ分周クロックｄを出力する
。デコード回路５は、Ｎ分周クロックｄを復号してデー
タ取り込みタイミングパルスｅおよびＦＩＦＯ入カタイ
ミングパルスｆを出力する。
速クロックＣをＮ分周してＮ分周クロックｄを出力する
。デコード回路５は、Ｎ分周クロックｄを復号してデー
タ取り込みタイミングパルスｅおよびＦＩＦＯ入カタイ
ミングパルスｆを出力する。
Ｎビットレジスタ６は、パラレル展開データｂをデータ
取り込みタイミングパルスｅによりＮビット毎に取り込
んで、Ｎビットパラレルデー７ｇを出力する。
取り込みタイミングパルスｅによりＮビット毎に取り込
んで、Ｎビットパラレルデー７ｇを出力する。
ＦＩＦＯ７は、Ｎビットパラレルデー７ｇをＦＩＦＯ入
カタイミングバルスｆにより低速データの速度で入力し
、後述するＦＩＦＯ出力データ取り込みタイミングパル
スｍの反転パルスにより高速の伝送路速度に速度変換し
たＦＩＦＯ出力デ出力データ力する。
カタイミングバルスｆにより低速データの速度で入力し
、後述するＦＩＦＯ出力データ取り込みタイミングパル
スｍの反転パルスにより高速の伝送路速度に速度変換し
たＦＩＦＯ出力デ出力データ力する。
制御レジスタ８は、ＦＩＦＯ７のオーバーフローを検出
し、ＦＩＦＯ７に対してリセットパルスｉを出力し、Ｆ
ＩＦＯ７のオーバーフローの監視制御を行う。
し、ＦＩＦＯ７に対してリセットパルスｉを出力し、Ｆ
ＩＦＯ７のオーバーフローの監視制御を行う。
出力状態レジスタ９は、Ｆ Ｉ ＦＯ７からの出力デー
タ確定表示信号ｊを後述する多重化回路１１からの出力
状ａｔ食出パルスｋにより取り込み、出力状態フラグｌ
を出力する。
タ確定表示信号ｊを後述する多重化回路１１からの出力
状ａｔ食出パルスｋにより取り込み、出力状態フラグｌ
を出力する。
パラレル・シリアル変換回路１０は、ＦＩＦＯ出力デ出
力データ力力状態フラグｌと出力状態検出パルスにの論
理積の反転パルスであるＦＩＦＯ出力データ取り込みタ
イミングパルスｍおよび後述する多重化回路１１からの
伝送路クロックｐにより、ＦＩＦＯ出力デ出力データ力
している時のみ取り込み、伝送路クロックｐに従ってパ
ラレル・シリアル変換してシリアルデータｎを出力する
。
力データ力力状態フラグｌと出力状態検出パルスにの論
理積の反転パルスであるＦＩＦＯ出力データ取り込みタ
イミングパルスｍおよび後述する多重化回路１１からの
伝送路クロックｐにより、ＦＩＦＯ出力デ出力データ力
している時のみ取り込み、伝送路クロックｐに従ってパ
ラレル・シリアル変換してシリアルデータｎを出力する
。
多重化回路１１は、伝送路クロックｐおよび出力状態検
出パルスｋを出力し、出力状態フラグ２およびシリアル
データｎを入力し、伝送路フレーム上の定められた位置
にシリアルデータｎが確定している時のみ間欠的に多重
化して伝送路データｑを出力端子１２から伝送路に出力
する。
出パルスｋを出力し、出力状態フラグ２およびシリアル
データｎを入力し、伝送路フレーム上の定められた位置
にシリアルデータｎが確定している時のみ間欠的に多重
化して伝送路データｑを出力端子１２から伝送路に出力
する。
第２図、第３図は第１図に示す回路の動作タイムチヤー
ドである。第２図は低速データ速度の動作を説明するた
めの動作タイムチャートであり、第３図は高速の伝送路
速度の動作を説明するための動作タイムチャートである
。
ドである。第２図は低速データ速度の動作を説明するた
めの動作タイムチャートであり、第３図は高速の伝送路
速度の動作を説明するための動作タイムチャートである
。
第２図において、（ａ）は入力低速クロックＣ１（ｂ）
はスタッフ単位番号ｉ、ｉ＋ｌのＮビット（Ｄｉ〜ＤＮ
）の入力低速データａ、（Ｃ）はＮ分周クロックｄ、（
ｄ）はデータ取り込みタイミングパルスｅ、（ｅ）はス
タッフ単位番号ｉ １．ｉ、ｉ＋１のＮビットパラレ
ルデークｇ、（ｆ）はＦＩＦＯ入カタイミングバルスｆ
を示す。Ｎビットパラレルデー７ｇは、ＦＩＦＯ入カタ
イミングパルスｆの立ち上がりでＦＩＦＯ７に取り込ま
れる。
はスタッフ単位番号ｉ、ｉ＋ｌのＮビット（Ｄｉ〜ＤＮ
）の入力低速データａ、（Ｃ）はＮ分周クロックｄ、（
ｄ）はデータ取り込みタイミングパルスｅ、（ｅ）はス
タッフ単位番号ｉ １．ｉ、ｉ＋１のＮビットパラレ
ルデークｇ、（ｆ）はＦＩＦＯ入カタイミングバルスｆ
を示す。Ｎビットパラレルデー７ｇは、ＦＩＦＯ入カタ
イミングパルスｆの立ち上がりでＦＩＦＯ７に取り込ま
れる。
次に第３図について説明する。第３図において、（ａ）
はスタッフ単位番号ｉ、ｉ＋ｌのＮビット（Ｄ１〜ＤＮ
）のＦＩＦＯ出力データｈ、（ｂ）は伝送路クロックｐ
、（Ｃ）はスタッフ単位番号ｉのＮビット（ＤＩ〜ＤＮ
）のシリアルデータとスタッフ制御情報Ｓとを有する伝
送路データｑ、ｆｄ）は出力状態検出パルスｋ、（ｅ）
は出力データ確定表示信号ｊ、（ｆ）は出力状態フラグ
ｌ、（ｇ）はＦＩＦＯ出力データ取り込みタイミングパ
ルスｍ、（ｈｌはスタッフ４１位番号ｉのＮビット（Ｄ
１〜ＤＮ）のシリアルデータｎを示す。第３図（ｆ）に
示す出力状態フラグρのｒＨＪレベルはＦＩＦＯ７の出
力データｈが確定していることを示し、第３図（Ｃ）に
示す伝送路データｑの１ビツトの情報であるスタッフ制
御情ＩｎＳはシリアルデータが確定しているとき「１」
、不確定のとき「０」となる。
はスタッフ単位番号ｉ、ｉ＋ｌのＮビット（Ｄ１〜ＤＮ
）のＦＩＦＯ出力データｈ、（ｂ）は伝送路クロックｐ
、（Ｃ）はスタッフ単位番号ｉのＮビット（ＤＩ〜ＤＮ
）のシリアルデータとスタッフ制御情報Ｓとを有する伝
送路データｑ、ｆｄ）は出力状態検出パルスｋ、（ｅ）
は出力データ確定表示信号ｊ、（ｆ）は出力状態フラグ
ｌ、（ｇ）はＦＩＦＯ出力データ取り込みタイミングパ
ルスｍ、（ｈｌはスタッフ４１位番号ｉのＮビット（Ｄ
１〜ＤＮ）のシリアルデータｎを示す。第３図（ｆ）に
示す出力状態フラグρのｒＨＪレベルはＦＩＦＯ７の出
力データｈが確定していることを示し、第３図（Ｃ）に
示す伝送路データｑの１ビツトの情報であるスタッフ制
御情ＩｎＳはシリアルデータが確定しているとき「１」
、不確定のとき「０」となる。
以上説明したように本発明は、入力低速データをＮ相に
パラレル展開するＮ段シフトレジスタと、このパラレル
展開された入力低速データからＮビットのパラレルデー
タを出力するＮビットレジスタと、入力クロックをＮ分
周するＮ分周カウンタと、このＮ分周カウンタの出力を
復号しタイミングパルスを出力するデコード回路と、Ｎ
ビットレジスタの出力データを入力し高速の伝送路速度
に速度変換して出力するＦＩＦＯと、このＦＩＦＯのオ
ーバーフローを監視制御するための制御レジスタと、出
力データ確定表示信号を出力状態検出パルスにより取り
込む出力状態レジスタと、確定されている時に取り込ん
だＦＩＦＯの出力データを高速の伝送路クロックにより
パラレル・シリアル変換するパラレル・シリアル変換回
路と、バラ＝−レル・シリアル変換回路の出力データを
予め定められた位置にスタッフ多重して伝送路に送出す
る多重化回路とを設けることにより、複雑な手段を用い
ることなく、簡単で小規模な回路構成により低速データ
を高速の伝送路上にスタッフ多重することができる効果
がある。
パラレル展開するＮ段シフトレジスタと、このパラレル
展開された入力低速データからＮビットのパラレルデー
タを出力するＮビットレジスタと、入力クロックをＮ分
周するＮ分周カウンタと、このＮ分周カウンタの出力を
復号しタイミングパルスを出力するデコード回路と、Ｎ
ビットレジスタの出力データを入力し高速の伝送路速度
に速度変換して出力するＦＩＦＯと、このＦＩＦＯのオ
ーバーフローを監視制御するための制御レジスタと、出
力データ確定表示信号を出力状態検出パルスにより取り
込む出力状態レジスタと、確定されている時に取り込ん
だＦＩＦＯの出力データを高速の伝送路クロックにより
パラレル・シリアル変換するパラレル・シリアル変換回
路と、バラ＝−レル・シリアル変換回路の出力データを
予め定められた位置にスタッフ多重して伝送路に送出す
る多重化回路とを設けることにより、複雑な手段を用い
ることなく、簡単で小規模な回路構成により低速データ
を高速の伝送路上にスタッフ多重することができる効果
がある。
第１図は本発明に係わるスタッフ多重送信回路の一実施
例を示す系統図、第２図は低速データ速度における動作
を説明するための動作タイムチャート、第３図は高速の
伝送路速度における動作を説明するための動作タイムチ
ャートである。 １．２・・・・入力端子、３・・・・Ｎ段シフトレジス
タ、４・・・・Ｎ分周カウンタ、５・・・・デコード回
路、６・・・・Ｎビットレジスタ、７・・・・ＦＩＦＯ
１８・・・・制御レジスタ、９・・・・出力状態レジス
タ、１０・・・・パラレル・シリアル変換回路、１１・
・・・多重化回路、１２・・・・出力端子。
例を示す系統図、第２図は低速データ速度における動作
を説明するための動作タイムチャート、第３図は高速の
伝送路速度における動作を説明するための動作タイムチ
ャートである。 １．２・・・・入力端子、３・・・・Ｎ段シフトレジス
タ、４・・・・Ｎ分周カウンタ、５・・・・デコード回
路、６・・・・Ｎビットレジスタ、７・・・・ＦＩＦＯ
１８・・・・制御レジスタ、９・・・・出力状態レジス
タ、１０・・・・パラレル・シリアル変換回路、１１・
・・・多重化回路、１２・・・・出力端子。
Claims (1)
- 低速データを高速の伝送路にＮビットを単位としてスタ
ッフ多重するスタッフ多重送信回路において、入力低速
データをＮ相にパラレル展開するＮ段シフトレジスタと
、前記パラレル展開された入力低速データをＮビット毎
に取り込んでＮビットのパラレルデータを出力するＮビ
ットレジスタと、入力クロックをＮ分周するＮ分周カウ
ンタと、このＮ分周カウンタから出力されるＮ分周クロ
ックを復号し前記Ｎビットレジスタにデータを取り込む
ためのタイミングパルスと後述するＦＩＦＯの入力タイ
ミングパルスとを出力するデコード回路と、前記Ｎビッ
トレジスタの出力データを入力し高速の伝送路速度に速
度変換して出力するＦＩＦＯと、このＦＩＦＯのオーバ
ーフローを監視制御するための制御レジスタと、前記Ｆ
ＩＦＯの出力データが確定したことを示す出力データ確
定表示信号を後述する多重化回路からの出力状態検出パ
ルスにより取り込む出力状態レジスタと、この出力状態
レジスタの出力と前記出力状態検出パルスとにより前記
ＦＩＦＯの出力データが確定されている時のみ取り込み
、取り込んだＦＩＦＯの出力データを高速の伝送路クロ
ックによりパラレル・シリアル変換するパラレル・シリ
アル変換回路と、前記出力状態レジスタの出力により高
速の伝送路フレームのスタッフ制御情報ビットを制御し
、前記パラレル・シリアル変換回路の出力データを予め
定められた位置にスタッフ多重して伝送路に送出する多
重化回路とを備えたことを特徴とするスタッフ多重送信
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167671A JPS6229329A (ja) | 1985-07-31 | 1985-07-31 | スタツフ多重送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167671A JPS6229329A (ja) | 1985-07-31 | 1985-07-31 | スタツフ多重送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6229329A true JPS6229329A (ja) | 1987-02-07 |
Family
ID=15854058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167671A Pending JPS6229329A (ja) | 1985-07-31 | 1985-07-31 | スタツフ多重送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6229329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104562U (ja) * | 1991-02-15 | 1992-09-09 | アサヒビール株式会社 | 回転検壜装置 |
-
1985
- 1985-07-31 JP JP60167671A patent/JPS6229329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104562U (ja) * | 1991-02-15 | 1992-09-09 | アサヒビール株式会社 | 回転検壜装置 |
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