JP2000269913A - データ速度変換回路、並びにデータ位相変換回路 - Google Patents
データ速度変換回路、並びにデータ位相変換回路Info
- Publication number
- JP2000269913A JP2000269913A JP11072123A JP7212399A JP2000269913A JP 2000269913 A JP2000269913 A JP 2000269913A JP 11072123 A JP11072123 A JP 11072123A JP 7212399 A JP7212399 A JP 7212399A JP 2000269913 A JP2000269913 A JP 2000269913A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- phase
- output
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入出力フレーム間速度差の如何に拘らず、回
路構成簡単にして入力フレームを異なる速度のフレーム
として変換出力すること。 【解決手段】 例えば高速フレームに変換するには、タ
イミング生成回路４からの低速フレームパルスとタイミ
ング生成回路６からの出力タイミングとの位相比較回路
５での位相比較結果に応じて、回路４からの２相ラッチ
タイミングのうちから何れかを選択の上、分離回路１か
らのパラレル変換状態にある入力フレームを乗せ変え回
路２でラッチ後、多重回路３から出力タイミングにもと
づき、他８ビットパラレルデ−タと多重された状態とし
て出力すればよいものである。
路構成簡単にして入力フレームを異なる速度のフレーム
として変換出力すること。 【解決手段】 例えば高速フレームに変換するには、タ
イミング生成回路４からの低速フレームパルスとタイミ
ング生成回路６からの出力タイミングとの位相比較回路
５での位相比較結果に応じて、回路４からの２相ラッチ
タイミングのうちから何れかを選択の上、分離回路１か
らのパラレル変換状態にある入力フレームを乗せ変え回
路２でラッチ後、多重回路３から出力タイミングにもと
づき、他８ビットパラレルデ−タと多重された状態とし
て出力すればよいものである。
Description
【０００１】
【発明の属する技術分野】本発明は、入力フレームデー
タをフレーム周期およびデータ長が同一とされ、且つ異
なる速度のフレームデータとして変換出力するためのデ
ータ速度変換回路や、入力フレームデータをフレーム周
期およびデータ長が同一とされ、且つ位相が異なるフレ
ームデータとして変換出力するためのデータ位相変換回
路に関するものである。
タをフレーム周期およびデータ長が同一とされ、且つ異
なる速度のフレームデータとして変換出力するためのデ
ータ速度変換回路や、入力フレームデータをフレーム周
期およびデータ長が同一とされ、且つ位相が異なるフレ
ームデータとして変換出力するためのデータ位相変換回
路に関するものである。
【０００２】
【従来の技術】これまで、この種の技術に関するものと
しては、例えば特開平７−２６４１５５号公報に記載さ
れているように、メモリ回路と、低速側（又は高速側）
書き込みクロックの分周回路と、高速側（又は低速側）
読み出しクロックの分周回路と、その分周されたクロッ
クの位相を比較する位相比較回路とから構成されたもの
が知られている。
しては、例えば特開平７−２６４１５５号公報に記載さ
れているように、メモリ回路と、低速側（又は高速側）
書き込みクロックの分周回路と、高速側（又は低速側）
読み出しクロックの分周回路と、その分周されたクロッ
クの位相を比較する位相比較回路とから構成されたもの
が知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術による場合には、低速側と高速側のクロック速度
の差が大きくなる程に、タイミングを生成している低速
側と高速側のクロック分周回路としては、位相比較を行
う関係上、大規模な係数周期を持つカウンタとして構成
される必要があるものとなっている。換言すれば、クロ
ックの速度差が大きくなる程に、大規模なものとして回
路構成される必要があったものである。
来技術による場合には、低速側と高速側のクロック速度
の差が大きくなる程に、タイミングを生成している低速
側と高速側のクロック分周回路としては、位相比較を行
う関係上、大規模な係数周期を持つカウンタとして構成
される必要があるものとなっている。換言すれば、クロ
ックの速度差が大きくなる程に、大規模なものとして回
路構成される必要があったものである。
【０００４】本発明の第１の目的は、入力フレームデー
タ、出力フレームデータ間速度差の如何に拘らず、回路
構成簡単にして、入力フレームデータをフレーム周期お
よびデータ長が同一とされ、且つ異なる速度のフレーム
データとして変換出力し得るデータ速度変換回路を供す
るにある。本発明の第２の目的は、回路構成簡単にし
て、入力フレームデータをフレーム周期およびデータ長
が同一とされ、且つ位相が異なるフレームデータとして
変換出力し得るデータ位相変換回路を供するにある。
タ、出力フレームデータ間速度差の如何に拘らず、回路
構成簡単にして、入力フレームデータをフレーム周期お
よびデータ長が同一とされ、且つ異なる速度のフレーム
データとして変換出力し得るデータ速度変換回路を供す
るにある。本発明の第２の目的は、回路構成簡単にし
て、入力フレームデータをフレーム周期およびデータ長
が同一とされ、且つ位相が異なるフレームデータとして
変換出力し得るデータ位相変換回路を供するにある。
【０００５】
【課題を解決するための手段】上記第１の目的は、低速
入力フレームデータを高速フレームデータに変換するに
は、低速入力フレーム周期毎にデ−タ乗せ換え用の２相
ラッチタイミングを所定位相差を以て生成する低速側デ
−タ処理用タイミング生成回路と、高速フレーム周期毎
に出力タイミングを生成する高速側デ−タ処理用タイミ
ング生成回路と、低速入力フレームデータの先頭を示す
１クロック幅の低速側フレ−ムパルスを位相比較用ウイ
ンドパルスとして、該位相比較用ウインドパルスと上記
出力タイミングの位相との位相比較結果に応じて上記２
相ラッチタイミングのうち、何れかのラッチタイミング
をパラレルデ−タラッチ用として選択する位相比較回路
とを少なくとも具備せしめることで達成される。また、
高速入力フレームデータを低速フレームデータに変換す
るには、低速出力フレーム周期毎にデ−タ乗せ換え用の
２相ラッチタイミングを所定位相差を以て生成するとと
もに、出力位相を生成する低速側デ−タ処理用タイミン
グ生成回路と、高速フレーム周期毎にパラレルデータの
分離タイミングを生成する高速側デ−タ処理用タイミン
グ生成回路と、低速出力フレームデータの先頭を示す１
クロック幅の低速側フレ−ムパルスと高速側フレームパ
ルスとの位相比較結果に応じて上記２相ラッチタイミン
グのうち、何れかのラッチタイミングをパラレルデ−タ
ラッチ用として選択する位相比較回路とを少なくとも具
備せしめることで達成される。
入力フレームデータを高速フレームデータに変換するに
は、低速入力フレーム周期毎にデ−タ乗せ換え用の２相
ラッチタイミングを所定位相差を以て生成する低速側デ
−タ処理用タイミング生成回路と、高速フレーム周期毎
に出力タイミングを生成する高速側デ−タ処理用タイミ
ング生成回路と、低速入力フレームデータの先頭を示す
１クロック幅の低速側フレ−ムパルスを位相比較用ウイ
ンドパルスとして、該位相比較用ウインドパルスと上記
出力タイミングの位相との位相比較結果に応じて上記２
相ラッチタイミングのうち、何れかのラッチタイミング
をパラレルデ−タラッチ用として選択する位相比較回路
とを少なくとも具備せしめることで達成される。また、
高速入力フレームデータを低速フレームデータに変換す
るには、低速出力フレーム周期毎にデ−タ乗せ換え用の
２相ラッチタイミングを所定位相差を以て生成するとと
もに、出力位相を生成する低速側デ−タ処理用タイミン
グ生成回路と、高速フレーム周期毎にパラレルデータの
分離タイミングを生成する高速側デ−タ処理用タイミン
グ生成回路と、低速出力フレームデータの先頭を示す１
クロック幅の低速側フレ−ムパルスと高速側フレームパ
ルスとの位相比較結果に応じて上記２相ラッチタイミン
グのうち、何れかのラッチタイミングをパラレルデ−タ
ラッチ用として選択する位相比較回路とを少なくとも具
備せしめることで達成される。
【０００６】上記第２の目的はまた、入力フレームデー
タを位相変換された状態として出力するには、入力フレ
ーム周期毎にデ−タ乗せ換え用の２相ラッチタイミング
を所定位相差を以て生成する入力側デ−タ処理用タイミ
ング生成回路と、出力フレーム周期毎に出力タイミング
を位相可変として生成する出力側デ−タ処理用タイミン
グ生成回路と、入力フレームデータの先頭を示す１クロ
ック幅の低速側フレ−ムパルスと上記出力タイミングの
位相との位相比較結果に応じて上記２相ラッチタイミン
グのうち、何れかのラッチタイミングをパラレルデ−タ
ラッチ用として選択する位相比較回路とを少なくとも具
備せしめることで達成される。
タを位相変換された状態として出力するには、入力フレ
ーム周期毎にデ−タ乗せ換え用の２相ラッチタイミング
を所定位相差を以て生成する入力側デ−タ処理用タイミ
ング生成回路と、出力フレーム周期毎に出力タイミング
を位相可変として生成する出力側デ−タ処理用タイミン
グ生成回路と、入力フレームデータの先頭を示す１クロ
ック幅の低速側フレ−ムパルスと上記出力タイミングの
位相との位相比較結果に応じて上記２相ラッチタイミン
グのうち、何れかのラッチタイミングをパラレルデ−タ
ラッチ用として選択する位相比較回路とを少なくとも具
備せしめることで達成される。
【０００７】
【発明の実施の形態】以下、入力フレームデータと出力
フレームデータのフレーム当りのデータ数は同一（以下
の何れの実施形態でも、データ数として８ビットを想
定）であるとして、また、入力フレームデータと出力フ
レームデータのフレームパルス周期も同一であるとし
て、低速フレームデータを高速フレームデータに変換す
るデータ速度変換回路、高速フレームデータを低速フレ
ームデータに変換するデータ速度変換回路、フレームデ
ータを同一速度のまま位相変換するデータ位相変換回路
各々について順次説明する。
フレームデータのフレーム当りのデータ数は同一（以下
の何れの実施形態でも、データ数として８ビットを想
定）であるとして、また、入力フレームデータと出力フ
レームデータのフレームパルス周期も同一であるとし
て、低速フレームデータを高速フレームデータに変換す
るデータ速度変換回路、高速フレームデータを低速フレ
ームデータに変換するデータ速度変換回路、フレームデ
ータを同一速度のまま位相変換するデータ位相変換回路
各々について順次説明する。
【０００８】先ず低速フレームデータを高速フレームデ
ータに変換するデータ速度変換回路について説明すれ
ば、図１はその一例でのブロック構成を示したものであ
る。また、図２、図３はそのデータ速度変換回路での変
換動作例をそれぞれ示したものである。
ータに変換するデータ速度変換回路について説明すれ
ば、図１はその一例でのブロック構成を示したものであ
る。また、図２、図３はそのデータ速度変換回路での変
換動作例をそれぞれ示したものである。
【０００９】先ずは全体としてのデータの流れについて
説明すれば、これは、図１に示すように、低速フレーム
データ（入力フレームデータ）としての８ビットシリア
ル入力データは先ず分離回路１に入力された上、８ビッ
トパラレルデータに変換されるものとなっている。この
分離回路１では、８ビットシリアル入力データを１フレ
ーム分の８ビットパラレルデータに変換するのに１入力
フレーム周期分の時間が要されており、８ビットパラレ
ルデータは分離回路１からフレームに同期した状態とし
て出力されるものとなっている。乗せ換え回路２ではま
た、分離回路１からの８ビットパラレルデータがラッチ
されているが、（低速側デ−タ処理用）タイミング生成
回路４で生成されている２相のラッチタイミング１，２
のうち、何れのラッチタイミングでラッチされるかは、
位相比較回路５での位相比較結果によるものとなってい
る。位相比較回路５では入力フレーム（低速側フレーム
パルス）位相と（高速側デ−タ処理用）タイミング生成
回路６からの出力タイミング位相とが位相比較されてい
るが、その比較結果に応じて最適に選択されたラッチタ
イミングによりラッチされるものとなっている。そのよ
うにしてラッチされた８ビットパラレルデータは、その
後、多重回路３に入力された上、多重回路３から高速フ
レームデータ（出力フレームデータ）として出力される
べく、出力タイミング位相を出力開始位相として、シリ
アルデータに変換された状態として出力開始されている
ものである。
説明すれば、これは、図１に示すように、低速フレーム
データ（入力フレームデータ）としての８ビットシリア
ル入力データは先ず分離回路１に入力された上、８ビッ
トパラレルデータに変換されるものとなっている。この
分離回路１では、８ビットシリアル入力データを１フレ
ーム分の８ビットパラレルデータに変換するのに１入力
フレーム周期分の時間が要されており、８ビットパラレ
ルデータは分離回路１からフレームに同期した状態とし
て出力されるものとなっている。乗せ換え回路２ではま
た、分離回路１からの８ビットパラレルデータがラッチ
されているが、（低速側デ−タ処理用）タイミング生成
回路４で生成されている２相のラッチタイミング１，２
のうち、何れのラッチタイミングでラッチされるかは、
位相比較回路５での位相比較結果によるものとなってい
る。位相比較回路５では入力フレーム（低速側フレーム
パルス）位相と（高速側デ−タ処理用）タイミング生成
回路６からの出力タイミング位相とが位相比較されてい
るが、その比較結果に応じて最適に選択されたラッチタ
イミングによりラッチされるものとなっている。そのよ
うにしてラッチされた８ビットパラレルデータは、その
後、多重回路３に入力された上、多重回路３から高速フ
レームデータ（出力フレームデータ）として出力される
べく、出力タイミング位相を出力開始位相として、シリ
アルデータに変換された状態として出力開始されている
ものである。
【００１０】以上のように、タイミング生成回路４では
２相のラッチタイミング１，２が生成されているが、図
４にタイミング生成回路４の一例での具体的構成を示
す。図示のように、低速側の入力クロックと（ロード信
号用）フレームパルス（入力フレーム周期毎に得られ
る、データ先頭を示す１クロック周期幅のパルス）がタ
イミング生成回路４に入力された上、８進カウンタ７と
デコーダ８とによって、ラッチタイミング１はフレーム
パルスより１入力クロック周期分遅延された状態とし
て、２相のラッチタイミング１，２が所定位相差（１／
２入力フレーム周期相当の位相差）を以て生成されたも
のとなっている。尤も、ラッチタイミング２が生成され
た後に８進カウンタ７でのカウント動作は停止されてお
り、８進カウンタ７の係数周期は小さく抑えられたもの
となっている。これは、次入力フレームが処理開始され
るまでの間、８進カウンタ７でのカウント動作は不要と
されているからである。図５にはまた、タイミング生成
回路６の一例での具体的構成を示す。図示のように、そ
のタイミング生成回路６は１６進カウンタ９とデコーダ
１０から構成されており、高速側の入力クロックと（ロ
ード信号用）フレームパルス（出力フレーム周期毎に得
られる、データ先頭を示す１クロック周期幅のパルス）
が入力されることで、１６進カウンタ９は通常の１６進
カウンタとして連続的に動作された上、そのカウント値
がデコーダ１０によりデコードされたものとなってい
る。本例では、カウント値“Ｆ（１６進表示）”対応の
デコード出力が入力クロックの半周期分遅延されること
で、入力クロック半周期幅の出力タイミングが得られた
ものとなっている。低速側のフレームパルスを位相比較
用ウインドウパルスとして、この出力タイミング位相と
位相比較回路５で位相比較されることで、ラッチタイミ
ング１，２の何れかが最適に選択された上、分離回路１
からの８ビットパラレルデータがラッチされているもの
である。
２相のラッチタイミング１，２が生成されているが、図
４にタイミング生成回路４の一例での具体的構成を示
す。図示のように、低速側の入力クロックと（ロード信
号用）フレームパルス（入力フレーム周期毎に得られ
る、データ先頭を示す１クロック周期幅のパルス）がタ
イミング生成回路４に入力された上、８進カウンタ７と
デコーダ８とによって、ラッチタイミング１はフレーム
パルスより１入力クロック周期分遅延された状態とし
て、２相のラッチタイミング１，２が所定位相差（１／
２入力フレーム周期相当の位相差）を以て生成されたも
のとなっている。尤も、ラッチタイミング２が生成され
た後に８進カウンタ７でのカウント動作は停止されてお
り、８進カウンタ７の係数周期は小さく抑えられたもの
となっている。これは、次入力フレームが処理開始され
るまでの間、８進カウンタ７でのカウント動作は不要と
されているからである。図５にはまた、タイミング生成
回路６の一例での具体的構成を示す。図示のように、そ
のタイミング生成回路６は１６進カウンタ９とデコーダ
１０から構成されており、高速側の入力クロックと（ロ
ード信号用）フレームパルス（出力フレーム周期毎に得
られる、データ先頭を示す１クロック周期幅のパルス）
が入力されることで、１６進カウンタ９は通常の１６進
カウンタとして連続的に動作された上、そのカウント値
がデコーダ１０によりデコードされたものとなってい
る。本例では、カウント値“Ｆ（１６進表示）”対応の
デコード出力が入力クロックの半周期分遅延されること
で、入力クロック半周期幅の出力タイミングが得られた
ものとなっている。低速側のフレームパルスを位相比較
用ウインドウパルスとして、この出力タイミング位相と
位相比較回路５で位相比較されることで、ラッチタイミ
ング１，２の何れかが最適に選択された上、分離回路１
からの８ビットパラレルデータがラッチされているもの
である。
【００１１】さて、ここで、データ速度変換処理につい
て具体的に説明すれば、図２に示す例では、低速側フレ
ームパルス位相に対し出力タイミング位相が相接近して
いることから、位相比較回路５ではラッチタイミング２
が選択された上、データ速度変換が行われたものとなっ
ている。また、図３に示す例では、低速側フレームパル
ス位相に対し出力タイミング位相が離れていることか
ら、位相比較回路５ではラッチタイミング１が選択され
た上、データ速度変換が行われたものとなっている。よ
り具体的に説明すれば、図２に示すように、出力タイミ
ングパルスが低速側フレ−ムパルス内に収っている場合
には、ラッチタイミング２が選択された上、分離回路１
からの８ビットパラレルデータは乗せ換え回路２でその
ラッチタイミング２によりラッチされているものであ
り、その後、ラッチされた８ビットパラレルデ−タは多
重回路３から出力タイミングにもとづき、他８ビットパ
ラレルデ−タと多重された状態として出力されているも
のである。また、位相比較の結果として、図３に示すよ
うに、出力タイミングパルスが低速側フレ−ムパルス内
に収っていない場合は、ラッチタイミング１が選択され
た上、分離回路１からの８ビットパラレルデータは乗せ
換え回路２でそのラッチタイミング１によりラッチされ
ているものであり、その後、ラッチされた８ビットパラ
レルデ−タは多重回路３から出力タイミングにもとづ
き、他８ビットパラレルデ−タと多重された状態として
出力されているものである。
て具体的に説明すれば、図２に示す例では、低速側フレ
ームパルス位相に対し出力タイミング位相が相接近して
いることから、位相比較回路５ではラッチタイミング２
が選択された上、データ速度変換が行われたものとなっ
ている。また、図３に示す例では、低速側フレームパル
ス位相に対し出力タイミング位相が離れていることか
ら、位相比較回路５ではラッチタイミング１が選択され
た上、データ速度変換が行われたものとなっている。よ
り具体的に説明すれば、図２に示すように、出力タイミ
ングパルスが低速側フレ−ムパルス内に収っている場合
には、ラッチタイミング２が選択された上、分離回路１
からの８ビットパラレルデータは乗せ換え回路２でその
ラッチタイミング２によりラッチされているものであ
り、その後、ラッチされた８ビットパラレルデ−タは多
重回路３から出力タイミングにもとづき、他８ビットパ
ラレルデ−タと多重された状態として出力されているも
のである。また、位相比較の結果として、図３に示すよ
うに、出力タイミングパルスが低速側フレ−ムパルス内
に収っていない場合は、ラッチタイミング１が選択され
た上、分離回路１からの８ビットパラレルデータは乗せ
換え回路２でそのラッチタイミング１によりラッチされ
ているものであり、その後、ラッチされた８ビットパラ
レルデ−タは多重回路３から出力タイミングにもとづ
き、他８ビットパラレルデ−タと多重された状態として
出力されているものである。
【００１２】次に、高速入力フレームデータを低速フレ
ームデータに変換する場合について説明すれば、図６は
高速フレームデータを低速フレームデータに変換するた
めのデータ速度変換回路の一例でのブロック構成を、ま
た、図７、図８はそのデータ速度変換回路での変換動作
例をそれぞれ示したものである。更に、図９，図１０は
それぞれ（低速側デ−タ処理用）タイミング生成回路
４、（高速側デ−タ処理用）タイミング生成回路６の一
例での具体的構成を示したものである。
ームデータに変換する場合について説明すれば、図６は
高速フレームデータを低速フレームデータに変換するた
めのデータ速度変換回路の一例でのブロック構成を、ま
た、図７、図８はそのデータ速度変換回路での変換動作
例をそれぞれ示したものである。更に、図９，図１０は
それぞれ（低速側デ−タ処理用）タイミング生成回路
４、（高速側デ−タ処理用）タイミング生成回路６の一
例での具体的構成を示したものである。
【００１３】ここで、高速入力フレームデータから低速
フレームデータへのデータ速度変換処理について具体的
に説明すれば、図７に示す例では、出力フレーム（低速
側フレームパルス）に対し入力フレーム（高速側フレー
ムパルス）の位相が相接近していることから、ラッチタ
イミング１が選択された上、データ速度変換が行われる
ものとなっている。また、図８に示す例では、出力フレ
ーム（低速側フレームパルス）に対し入力フレーム（高
速側フレームパルス）の位相が離れていることから、ラ
ッチタイミング２が選択された上、データ速度変換が行
われるものとなっている。
フレームデータへのデータ速度変換処理について具体的
に説明すれば、図７に示す例では、出力フレーム（低速
側フレームパルス）に対し入力フレーム（高速側フレー
ムパルス）の位相が相接近していることから、ラッチタ
イミング１が選択された上、データ速度変換が行われる
ものとなっている。また、図８に示す例では、出力フレ
ーム（低速側フレームパルス）に対し入力フレーム（高
速側フレームパルス）の位相が離れていることから、ラ
ッチタイミング２が選択された上、データ速度変換が行
われるものとなっている。
【００１４】より具体的に説明すれば、位相比較回路５
では出力フレームと入力フレームとが位相比較されてい
るが、その結果として、図７に示すように、入力フレー
ムが出力フレーム内に収っている場合は、ラッチタイミ
ング１が選択された上、分離回路１から分離タイミング
で分離されている８ビットパラレルデ−タが乗せ換え回
路２でラッチタイミング１によりラッチされているもの
である。その後、ラッチされた８ビットパラレルデ−タ
は多重回路３から出力タイミングにもとづき、他８ビッ
トパラレルデ−タと多重された状態として出力されてい
るものである。また、位相比較結果として、図８に示す
ように、入力フレームが出力フレーム内に収っていない
場合には、ラッチタイミング２が選択された上、分離回
路１で分離されている８ビットパラレルデ−タが乗せ換
え回路２でラッチタイミング２によりラッチされた後、
多重回路３から出力タイミングにもとづき、他８ビット
パラレルデ−タと多重された状態として出力されている
ものである。
では出力フレームと入力フレームとが位相比較されてい
るが、その結果として、図７に示すように、入力フレー
ムが出力フレーム内に収っている場合は、ラッチタイミ
ング１が選択された上、分離回路１から分離タイミング
で分離されている８ビットパラレルデ−タが乗せ換え回
路２でラッチタイミング１によりラッチされているもの
である。その後、ラッチされた８ビットパラレルデ−タ
は多重回路３から出力タイミングにもとづき、他８ビッ
トパラレルデ−タと多重された状態として出力されてい
るものである。また、位相比較結果として、図８に示す
ように、入力フレームが出力フレーム内に収っていない
場合には、ラッチタイミング２が選択された上、分離回
路１で分離されている８ビットパラレルデ−タが乗せ換
え回路２でラッチタイミング２によりラッチされた後、
多重回路３から出力タイミングにもとづき、他８ビット
パラレルデ−タと多重された状態として出力されている
ものである。
【００１５】最後に、データ位相変換回路について説明
すれば、図１１はそのデータ位相変換回路の一例でのブ
ロック構成を、また、図１２、図１３はそのデータ位相
変換回路での位相変換動作例をそれぞれ示したものであ
る。図１２に示すように、入力フレームパルスと出力タ
イミングパルスの位相が相接近している場合には、ラッ
チタイミング２を選択の上、位相変換が行われたものと
なっている。また、図１３に示すように、入力フレーム
パルスと出力タイミングパルスの位相が離れている場合
は、ラッチタイミング１を選択の上、位相変換が行われ
たものとなっている。
すれば、図１１はそのデータ位相変換回路の一例でのブ
ロック構成を、また、図１２、図１３はそのデータ位相
変換回路での位相変換動作例をそれぞれ示したものであ
る。図１２に示すように、入力フレームパルスと出力タ
イミングパルスの位相が相接近している場合には、ラッ
チタイミング２を選択の上、位相変換が行われたものと
なっている。また、図１３に示すように、入力フレーム
パルスと出力タイミングパルスの位相が離れている場合
は、ラッチタイミング１を選択の上、位相変換が行われ
たものとなっている。
【００１６】より具体的に説明すれば、入力フレ−ムパ
ルスと出力側（デ−タ処理用）タイミング生成回路４で
位相可変として生成されている出力タイミングとが位相
比較回路５で位相比較されているが、その結果として、
図１２に示すように、出力タイミングが入力フレ−ムパ
ルス内に収っている場合には、入力側（デ−タ処理用）
タイミング生成回路４で生成されている２相ラッチタイ
ミング１，２のうち、ラッチタイミング２を選択の上、
分離回路１から分離されている８ビットパラレルデ−タ
は乗せ換え回路２でラッチタイミング２によりラッチさ
れた後、多重回路３から出力タイミングにもとづき、他
８ビットパラレルデ−タと多重された状態として出力さ
れているものである。また、位相比較結果として、図１
３に示すように、出力タイミングが入力フレ−ムパルス
内に収っていない場合は、ラッチタイミング１を選択の
上、分離回路１から分離されている８ビットパラレルデ
−タは乗せ換え回路２でラッチタイミング１によりラッ
チされた後、多重回路３から出力タイミングにもとづ
き、他８ビットパラレルデ−タと多重された状態として
出力されているものである。
ルスと出力側（デ−タ処理用）タイミング生成回路４で
位相可変として生成されている出力タイミングとが位相
比較回路５で位相比較されているが、その結果として、
図１２に示すように、出力タイミングが入力フレ−ムパ
ルス内に収っている場合には、入力側（デ−タ処理用）
タイミング生成回路４で生成されている２相ラッチタイ
ミング１，２のうち、ラッチタイミング２を選択の上、
分離回路１から分離されている８ビットパラレルデ−タ
は乗せ換え回路２でラッチタイミング２によりラッチさ
れた後、多重回路３から出力タイミングにもとづき、他
８ビットパラレルデ−タと多重された状態として出力さ
れているものである。また、位相比較結果として、図１
３に示すように、出力タイミングが入力フレ−ムパルス
内に収っていない場合は、ラッチタイミング１を選択の
上、分離回路１から分離されている８ビットパラレルデ
−タは乗せ換え回路２でラッチタイミング１によりラッ
チされた後、多重回路３から出力タイミングにもとづ
き、他８ビットパラレルデ−タと多重された状態として
出力されているものである。
【００１７】
【発明の効果】以上、説明したように、請求項１，２に
よる場合は、入力フレームデータ、出力フレームデータ
間速度差の如何に拘らず、回路構成簡単にして、入力フ
レームデータをフレーム周期およびデータ長が同一とさ
れ、且つ異なる速度のフレームデータとして変換出力し
得、また、請求項３による場合には、回路構成簡単にし
て、入力フレームデータをフレーム周期およびデータ長
が同一とされ、且つ位相が異なるフレームデータとして
変換出力し得るものとなっている。
よる場合は、入力フレームデータ、出力フレームデータ
間速度差の如何に拘らず、回路構成簡単にして、入力フ
レームデータをフレーム周期およびデータ長が同一とさ
れ、且つ異なる速度のフレームデータとして変換出力し
得、また、請求項３による場合には、回路構成簡単にし
て、入力フレームデータをフレーム周期およびデータ長
が同一とされ、且つ位相が異なるフレームデータとして
変換出力し得るものとなっている。
【図１】図１は、本発明による、低速フレームデータを
高速フレームデータに変換するためのデータ速度変換回
路の一例でのブロック構成を示す図
高速フレームデータに変換するためのデータ速度変換回
路の一例でのブロック構成を示す図
【図２】図２は、そのデータ速度変換回路での速度変換
動作例を示す図
動作例を示す図
【図３】図３は、同じくそのデータ速度変換回路での異
なる速度変換動作例を示す図
なる速度変換動作例を示す図
【図４】図４は、図１に示す低速側デ−タ処理用タイミ
ング生成回路の一例での具体的構成を示す図
ング生成回路の一例での具体的構成を示す図
【図５】図５は、図１に示す高速側デ−タ処理用タイミ
ング生成回路の一例での具体的構成を示す図
ング生成回路の一例での具体的構成を示す図
【図６】図６は、本発明による、高速フレームデータを
低速フレームデータに変換するためのデータ速度変換回
路の一例でのブロック構成を示す図
低速フレームデータに変換するためのデータ速度変換回
路の一例でのブロック構成を示す図
【図７】図７は、そのデータ速度変換回路での速度変換
動作例を示す図
動作例を示す図
【図８】図８は、同じくそのデータ速度変換回路での異
なる速度変換動作例を示す図
なる速度変換動作例を示す図
【図９】図９は、図６に示す低速側デ−タ処理用タイミ
ング生成回路の一例での具体的構成を示す図
ング生成回路の一例での具体的構成を示す図
【図１０】図１０は、図６に示す高速側デ−タ処理用タ
イミング生成回路の一例での具体的構成を示す図
イミング生成回路の一例での具体的構成を示す図
【図１１】図１１は、本発明によるデータ位相変換回路
の一例でのブロック構成を示す図
の一例でのブロック構成を示す図
【図１２】図１２は、そのデータ位相変換回路での位相
変換動作例を示す図
変換動作例を示す図
【図１３】図１３は、同じくそのデータ位相変換回路で
の異なる位相変換動作例を示す図
の異なる位相変換動作例を示す図
１…分離回路、２…乗せ換え回路、３…多重回路、４…
（低速側デ−タ処理用）タイミング生成回路、５…位相
比較回路、６…（高速側のデ−タ処理用）タイミング生
成回路
（低速側デ−タ処理用）タイミング生成回路、５…位相
比較回路、６…（高速側のデ−タ処理用）タイミング生
成回路
Claims (3)
- 【請求項１】 低速入力フレームデータが一旦パラレル
データに変換された状態としてラッチされた上、高速フ
レーム周期毎に生成されている出力タイミングにもとづ
き、シリアル変換状態の高速フレームデータとして出力
されるようにしたデータ速度変換回路であって、低速入
力フレーム周期毎にデ−タ乗せ換え用の２相ラッチタイ
ミングを所定位相差を以て生成する低速側デ−タ処理用
タイミング生成回路と、高速フレーム周期毎に出力タイ
ミングを生成する高速側デ−タ処理用タイミング生成回
路と、低速入力フレームデータの先頭を示す１クロック
幅の低速側フレ−ムパルスを位相比較用ウインドパルス
として、該位相比較用ウインドパルスと上記出力タイミ
ングの位相との位相比較結果に応じて上記２相ラッチタ
イミングのうち、何れかのラッチタイミングをパラレル
デ−タラッチ用として選択する位相比較回路とを少なく
とも含む構成のデータ速度変換回路。 - 【請求項２】 高速入力フレームデータが一旦パラレル
データに変換された状態としてラッチされた上、低速フ
レーム周期毎に生成されている出力タイミングにもとづ
き、シリアル変換状態の低速フレームデータとして出力
されるようにしたデータ速度変換回路であって、低速出
力フレーム周期毎にデ−タ乗せ換え用の２相ラッチタイ
ミングを所定位相差を以て生成するとともに、出力位相
を生成する低速側デ−タ処理用タイミング生成回路と、
高速フレーム周期毎にパラレルデータの分離タイミング
を生成する高速側デ−タ処理用タイミング生成回路と、
低速出力フレームデータの先頭を示す１クロック幅の低
速側フレ−ムパルスと高速側フレームパルスとの位相比
較結果に応じて上記２相ラッチタイミングのうち、何れ
かのラッチタイミングをパラレルデ−タラッチ用として
選択する位相比較回路とを少なくとも含む構成のデータ
速度変換回路。 - 【請求項３】 入力フレームデータが一旦パラレルデー
タに変換された状態としてラッチされた上、出力フレー
ム周期毎に生成されている、位相可変な出力タイミング
にもとづき、シリアル変換状態のフレームデータとして
出力されるようにしたデータ位相変換回路であって、入
力フレーム周期毎にデ−タ乗せ換え用の２相ラッチタイ
ミングを所定位相差を以て生成する入力側デ−タ処理用
タイミング生成回路と、出力フレーム周期毎に出力タイ
ミングを位相可変として生成する出力側デ−タ処理用タ
イミング生成回路と、入力フレームデータの先頭を示す
１クロック幅の低速側フレ−ムパルスと上記出力タイミ
ングの位相との位相比較結果に応じて上記２相ラッチタ
イミングのうち、何れかのラッチタイミングをパラレル
デ−タラッチ用として選択する位相比較回路とを少なく
とも含む構成のデータ位相変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072123A JP2000269913A (ja) | 1999-03-17 | 1999-03-17 | データ速度変換回路、並びにデータ位相変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072123A JP2000269913A (ja) | 1999-03-17 | 1999-03-17 | データ速度変換回路、並びにデータ位相変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269913A true JP2000269913A (ja) | 2000-09-29 |
Family
ID=13480259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072123A Pending JP2000269913A (ja) | 1999-03-17 | 1999-03-17 | データ速度変換回路、並びにデータ位相変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117095713A (zh) * | 2023-08-23 | 2023-11-21 | 上海奎芯集成电路设计有限公司 | 一种基于传输速率的信号相位转换电路 |
-
1999
- 1999-03-17 JP JP11072123A patent/JP2000269913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117095713A (zh) * | 2023-08-23 | 2023-11-21 | 上海奎芯集成电路设计有限公司 | 一种基于传输速率的信号相位转换电路 |
| CN117095713B (zh) * | 2023-08-23 | 2024-03-19 | 上海奎芯集成电路设计有限公司 | 一种基于传输速率的信号相位转换电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040096779A (ko) | 직렬 및 병렬간 데이터 형식 변환기 | |
| US20070073943A1 (en) | Serial-to-parallel conversion/parallel-to-serial conversion/ FIFO unified circuit | |
| JP3952274B2 (ja) | 並列−直列コンバータ回路及び並列−直列コンバータ方法 | |
| JPS6087539A (ja) | 周波数変換同期伝送方式 | |
| JP2000269913A (ja) | データ速度変換回路、並びにデータ位相変換回路 | |
| JPH08213975A (ja) | ビット位相同期回路 | |
| JP2693466B2 (ja) | 多重化符号変換方法 | |
| JPH10200516A (ja) | デジタルデータ転送クロック変換回路 | |
| JP3157029B2 (ja) | データ受信装置 | |
| JPS60235549A (ja) | ｎＢ１Ｃ符号信号のＣビツト同期方式 | |
| JP2745993B2 (ja) | 信号伝送方式 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| JP2872036B2 (ja) | 速度変換装置 | |
| JP2546137B2 (ja) | パリティエラーモニタ回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| KR0134477B1 (ko) | 동기식 전송 장치에서의 데이터 직렬/병렬 변환 장치 | |
| JPH10107786A (ja) | データ伝送回路 | |
| JPH0611133B2 (ja) | フレ−ム位相制御回路 | |
| JPH0530068A (ja) | 調歩式データ多重化方式 | |
| JPH04292017A (ja) | シリアルパラレル変換回路 | |
| JPH04292090A (ja) | インタフェース変換回路 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JPH06125356A (ja) | 同期回路 | |
| JPH03253133A (ja) | 調歩式データ多重化方式 | |
| JPS63245033A (ja) | 高速フレ−ム同期方式 |