JPS63245033A - 高速フレ−ム同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第１１図〜第１５図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図〜第１０図） 発明の効果 〔奢既　　要〕 １フレーム内にｎビットからなるフレーム同期信号を集
中的に配置してシリアルに伝送するｐｃＭ通信の受信側
において、入力データを直並列変換してｎビットの並列
出力を発生し、フレーム同期信号検出前においては、こ
れをラッチ周期Ｔｋ＝に／ｆｏでｎビットごとにラッチ
してフレーム同期信号検出を行い、検出できなかったと
き、１フレームごとにラッチデータを１ビットシフトし
て同期検出を行うことによって、ｋフレーム内に同期検
出を可能にする。フレーム同期信号検出後はラッチ周期
７ｎ−ｎ　／　ｆｏでラッチして同期検出を繰り返し、
所定回数の同期検出が行われたとき、同期確立を判定す
る。

または入力データを直並列変換して、＋に一１ビットの
並列出力を発生し、フレーム同期信号検出前においては
、これをラッチ周期Ｔｋ−に／ｆｏでｎ＋に一１ビット
ごとにラッチし、ｋ個の同期検出部によって並列にフレ
ーム同期信号検出を行うことによって、１フレーム内に
同期検出を可能にする。フレーム同期信号検出後はラッ
チ周期Ｔｎ＝ｎ／ｆｏでラッチして同期検出を繰り返し
、所定回数の同期検出が行われたとき、同期確立を判定
する。そしてラッチ部のｆｉ＋１ｃ−ｎビットの並列出
力のうち、フレーム同期信号を検出した位置に対応する
ｎビットを抽出することによって、所要の１タイムスロ
ット分の出力を発生する。

〔産業上の利用分野〕

本発明は受信データのフレーム同期をとるフレーム同期
方式に係り、特に高速動作が可能であるとともに同期確
立時間が短い高速フレーム同期方式に関するものである
。

ＰＣＭ通信においては、受信側において送信データを正
しく受信できるようにするため、送信データにフレーム
同期信号を重畳して送出し、受信側ではこのフレーム同
期信号をもとに、受信データの位相を識別するフレーム
同期方法が、一般に用いられている。

このようなフレーム同期方式においては、できるだけ高
速で同期動作を行うことができるとともに、同期確立に
いたる時間が短いことが要望される。

〔従来の技術〕

従来フレーム同期方式としては、次に述べるような２通
りの手法が用いられている。なお以下においてはフレー
ム構成として、第１１図に示すように１フレーム−ｍタ
イムスロット（ＴＳ）　、１タイムスロット−ｎビット
とし、第１タイムスロットにフレーム同期信号ＦＳＹＮ
Ｃを集中配置するものとする。

第１２図は第１の従来例の構成を示したものであって、
同期検出をビットごとに行う場合を例示している。

また第１３図はこの場合の各部信号のタイムチャートを
示したものである。

第１２図において、ｆｏ　ｂｐｓからなる入力シリアル
データは直並列変換（Ｓ／Ｐ）部１において、ｆＯＨｚ
のクロックによって１タイムスロット相当のｎビットの
並列信号に直並列変換され、ラッチ部２においてｆｏお
よびｆｏ／　ｎ　ｌｌｚのクロックによってラッチされ
て、ｆｏ／　ｎ　ｂｐｓの出力データを生じる。

一方同期検出部５は、直並列変換部１のｎピッ１−の並
列信号を、所定のフレーム同期信号パターンと比較して
、一致したときリセット信号を発生して、カウンタ３お
よびカウンタ４をリセットする。ここでカウンタ３はピ
ントカウンタであって、ｆｏ　Ｈｚのクロックによって
入力データのビット数をカウントして、ｆｏ／　ｎ　ｂ
ｐｓのパルスすなわちタイムスロットの区切りを示す出
力を発生する。カウンタ４はタイムスロットカウンタで
あって、カウンタ３のｆｏ／ｎのパルスをカウントして
、ｆｏ／ｎｍ　ｂｐｓのパルスすなわちフレームの区切
りを示すクロ・７りを発生する。

同期保護部６はカウンタ４の出力に応じて、次にフレー
ム同期信号が到達したとき、同期検出部５において再び
一致が検出されたか否かを見る。

後方保護としてこれを複数回繰り返して行い、所定回数
連続してフレーム同期信号パターンが検出されたとき、
フレーム同期確立を判定してフレーム同期パルスＦ　、
　５ｙｎｃを出力する。

第１３図においては、直並列変換部１における各レジス
タ出力ＳＲＩ、−，５Ｒｎ−１，ＳＲｎに、太実線で示
すようにフレーム同期信号パターンＦｌ、・・・＋　Ｆ
ｎ−１。

Ｆｎが現れたときリセット信号が出力されて、カウンタ
３．カウンタ４がリセットされることが示されている。

第１４図は第２の従来例の構成を示したものであって、
同期検出をタイムスロットごとに行う場合を例示してい
る。

また第１５図はこの場合の各部信号のタイムチャートを
示したものである。

第１４図において、直並列変換（Ｓ／Ｐ）部１゜ラッチ
部２およびカウンタ３は高速部を構成し、ｆｏ　ｂｐｓ
からなる人力シリアルデータは直並列変換部１において
、ｆｏ　Ｈｚのクロックによって１タイムスロット相当
のｎビットの並列信号に直並列変換され、ラッチ部２に
おいてｆＯおよびカウンタ３のｆｏ／ｎ）ｌｘのクロッ
クによってラッチされて、ｆ。

／ｎｂｐｓの出力データを生じる。カウンタ３は高速カ
ウンタであって、ｆｏ　Ｈｚのクロックによって入力デ
ータのビット数をカウントして、ｆｏ／ｎｂｐＳのパル
スすなわちタイムスロットの区切りを示すクロックを発
生する。

一方同期検出部７．カウンタ８．同期保護部９は低速部
を構成し、同期検出部７はラッチ部２にラッチされたｎ
ビットの並列信号を、所定のフレーム同期信号パターン
と比較して、一致するか否かを検出する。

同期保護部９は同期検出部７において一致が検出されな
いときはカウンタ３にシフトパルスを送って、カウント
を１ビットシフトし、これによってラッチ２におけるラ
ッチタイミングが１ビットシフトされる。同期検出部７
においては次のフレームにおいて再び一致検出を行う、
このような動作を繰り返して、ラッチタイミングを順次
１ビットずつシフトしながら同期検出を続ける。同期検
出部７においてフレーム同期信号パターントノ一致が検
出されたとき、同期保護部９はリセット信号を発生して
、カウンタ８をリセットする。カウンタ８は低速カウン
タであって、カウンタ３のｆ。

／ｎのパルスをカウントして、ｆｏ／ｎｍ　ｂｐｓのパ
ルスすなわちフレームの区切りを示すクロックを発生す
るものである。

その後、後方保護として複数回の一気検出が行われるか
否かを見て、所定回数連続してフレーム同期信号パター
ンが検出されたとき、フレーム同期確立を判定してフレ
ーム同期パルスＦ、５ｙｎｃを出力する。

第１５図においては、ラッチ部２における各レジスタ出
力ＬＲＩＩ−Ｉ　ＬＲｎ−１１ＬＲｎがシフトパルスに
よって、順次１ビットずつシフトされ、太実線で示すよ
うにフレーム同期信号パターンＦ１．・−ＩＦｎ−１＋
Ｆｎが現れたときリセット信号が出力されて、カウンタ
８がリセットされることが示されている。

〔発明が解決しようとする問題点〕

第１２図および第１３図に示された従来の方式では、同
期検出部において伝送路速度（ｆｏ　ｂｐｓ）でフレー
ム同期信号の検出を行っており、伝送信号に誤りがなけ
れば１フレ一ム時間内に必ずフレーム同期信号を捕捉す
ることができ、同期確立が速い利点がある。

しかしながら本方式では、直並列変換、同期検出、カウ
ンタリセット等の一連の処理を１ビット以内に行う必要
があり、各構成部分に対して高速動作が要求される０木
刀式の場合、高速動作を必要とするループを含むため、
使用デバイス（特にフリツブ・フロップ）の最高動作速
度に対する本方式での動作可能速度は、１／２以下とな
ることが予想される。

第１４ｒＩ！Ｊおよび第１５図に示された従来の方式で
は、高速動作を必要とするのは、直並列変換部１．ラッ
チ部２およびカウンタ３からなる高速部のみであり、ル
ープ系を含む低速部はタイムスロット速度で動作すれば
よいので、使用デバイスの最高動作速度に対する動作可
能速度が向上する。

しかしながら本方式では、フレーム同期信号検出にいた
る時間が長く、最悪ｎフレーム時間を必要とする。従っ
て同期確立時間が長く、伝送路の切り替え等を行う場合
、末端の端局装置に対する波及効果が大きく、特に多段
接続されている場合問題となる。

〔問題点を解決するための手段〕

本発明はこのような従来技術の問題点を解決しようとす
るものであって、第１の発明は第１図（ａ）に示す原理
的構成を有し、１フレーム内にｎビットからなるフレー
ム同期信号またはフレーム同期信号の一部を集中的に配
置してｆｏ　（ｂｐｓ　）でシリアルに伝送するＰＣＭ
通信の受信側におけるフレーム同期方式において、ラッ
チ手段１０１と、同期検出手段１０２と、ラッチタイミ
ング信号発生手段１０３とを具えたものである。

また第２の発明は第１図（ｂｌに示す原理的構成を有し
、１フレーム内にｎビットからなるフレーム同期信号ま
たはフレーム同期信号の一部を集中的に配置してｆｏ　
（ｂｐｓ　）でシリアルに伝送するＰＣＭ通信の受信側
におけるフレーム同期方式において、ラッチ手段１０１
と、並列同期検出手段１０２＾と、ラッチタイミング信
号発生手段１０３と、出力選択手段１０４とを具えたも
のである。

ラッチ手段１０１は、シリアル信号をパラレル信号に変
換してラッチするものである。

・同期検出手段１０２は、ラッチされた信号からフレー
ム同期用信号の検出を行うものである。

並列同期検出手段１０２Ａは、複数個の同期検出部を有
し、ラッチされた信号における順次１ビットずつ異なる
位置のｎビットの信号からそれぞれフレーム同期用信号
の検出を行うものである。

ラッチタイミング信号発生手段１０３は、ラッチ手段１
０１におけるラッチタイミングパルスとして、フレーム
同期用信号の検出前はｆｏ／ｋ　　（Ｈｚ）　　（ｎ〉
ｋ≧２）、フレーム同期用信号の検出後はｆｏ／ｎ　（
Ｈｚ）に変化させて与えるものである。

出力選択手段１０４は、ラッチされた信号からフレーム
同期用信号を検出した同期検出部に対応する位置の１タ
イムスロットの信号を抽出して出力するものである。

さらに第２の発明において、出力選択手段１０４をフレ
ーム同期用信号を検出した同期検出部からの制御に基づ
いてラッチ手段１０１の複数本の出力線から１タイムス
ロットの信号を選択するセレクタ手段とし、また出力選
択手段１０４をフレーム同期用信号を検出した同期検出
部からの制御に基づいてラッチタイミング信号発生手段
１０３におけるラッチタイミングパルスの位相を変化さ
せる位相選択手段としたものである。

〔作　用〕

第１の発明においては、直並列変換部において入力デー
タをｎビットごとにｆｏ　Ｈｚのクロックで直並列変換
してｎビットの並列出力を発生する。

フレーム同期信号検出前においては、ラッチ部はｆｏ／
ｋＨｚのラッチパルスによってｎビットごとにラッチす
る。同期検出部は１個であって、ラッチされたデータか
らラッチ周期７１＜−に／ｆｏごとにフレーム同期信号
検出を行い、検出できなかったとき、１フレームごとに
ラッチパルスを１ビットシフトして、ラッチデータを１
ビットシフトして同期検出を行うので、ｋフレーム内に
同期検出を行うことができる。フレーム同期信号検出後
はラッチパルスをｆｏ／ｎＨｚにして、ラッチ周期Ｔｎ
−＝ｎ／ｆｏごとに同期検出を繰り返すので、伝送路誤
りがない限り１フレームごとに同期検出が行われ、所定
回数の同期検出が行われたとき、同期確立を判定する。

第２の発明においては、直並列変換部において入力デー
タをｎ＋に一１ビットごとにｆｏ　Ｈｚのクロックで直
並列変換してれ＋に一１ビットの並列出力を発生する。

フレーム同期信号検出前においては、ラッチ部はｆｏ／
ｋＨｚのラッチパルスによってｎ＋１ｃｍ１ビットごと
にラッチする。同期検出部はに個であって、ラッチされ
たデータからラッチ周期７１（＝　ｋ　／　ｆｏごとに
フレーム同期信号検出を行うので、１フレーム内に同期
検出を行うことができる。フレーム同期信号検出後はラ
ッチパルスをｆｏ／ｎＨｚにして、ラッチ周期’ｉｎ−
ｎ　／　ｆｏごとに同期検出を繰り返すので、伝送路誤
りがない限り１フレームごとに同期検出が行われ、所定
回数の同期検出が行われたとき、同期確立を判定する。

そしてラッチ部のｎ＋に一１ビットの並列出力のうち、
１個の同期検出部のうちのフレーム同期信号を検出した
同期検出部の番号に対応するｎビットを抽出することに
よって、所要の１タイムスロット分の出力を発生する。

〔実施例〕

第２図は本発明の一実施例を示したものであって、第１
４図におけると同じ部分を同じ番号で示し、１１は可変
出力カウンタである。

第３図は第２図における可変出力カウンタ１１の構成例
を示したものである。

また第４図は第２図および第３図における各部信号を示
すタイムチャートであって、ｎ＝４．に＝２の場合を例
示している。

直並列変換（Ｓ／Ｐ）部１．クラッチ２．可変出力カウ
ンタ１１からなる高速部の構成は第１４図の場合と同様
であるが、可変出力カウンタ１１はｆｏ　Ｈｚのクロッ
クを分周して、２種類の興なる分周出力（ｆｏ／　ｋ　
Ｈｚ＋　ｆｏ／　ｎ　Ｈｚ）を発生することができる。

なお分周比にの値として、ｎ＞ｋ≧２をとるものとする
。

ｆｏ　ｂｐｓからなる入力シリアルデータは直並列変換
部１において、ｔｏ　Ｈｚのクロックによって１タイム
スロット相当のｎビットの並列信号に直並列変換され、
ラッチ部２においてｆＯおよび可変出力カウンタ１１の
クロックによってラッチされて、出力データを生じる。

同期検出部７におけるフレーム同期信号検出前は、同期
保護回路９からのモード選択信号に基づき、可変出力カ
ウンタ１１は分周出力ｆｏ／ｋを生じ、ラッチ部２はこ
れにによってラッチして、ｎビットの出力データを生じ
る。

同期検出部７．カウンタ８．同期保護部９は低速部を構
成し、同期検出部７はラッチ部２にラッチされたｎビッ
トの並列信号を、所定のフレーム同期信号パターンと比
較して、一致するか否かを検出する。この場合のフレー
ム同期信号検出は、入力データのにビットごとに行われ
る。

同期保護部９は同期検出部７において、１フレ一ム間の
検出によっては一致が検出されないときは、可変出力カ
ウンタ１１にシフトパルスを送ってカウントを１ビット
シフトし、これによってラッチ部２におけるラッチタイ
ミングが１ビットシフトされる。同期検出部７において
は再び一致検出を行う。このような動作を繰り返して、
ラッチタイミングを順次１ビットずつシフトしながら同
期検出を続ける。従って伝送路誤りがない限り、最悪に
フレーム間には一致が検出されることになる。

例えばに−２とすれば、次のフレームでは必ず一致検出
が行われる。

同期検出部７においてフレー゛ム同期信号パターンとの
一致が検出されたとき、同期保護部９はモード選択信号
を発生して可変出力カウンタ１１から分周出力ｆｏ／ｎ
を発生させて、ラッチ部２においてタイムスロットごと
にラッチするとともに、リセット信号を発生してカウン
タ８をリセットする。

カウンタ８は低速カウンタであって、可変出力カウンタ
１１のｆｏ／口のパルスをカウントして、ｆｏ／ｎｍ　
ｂｐｓのパルスすなわちフレームの区切りを示すクロッ
クを発生するものである。

その後、フレームごとに同期検出を行って、後方保護と
して複数回の一致検出が行われるか否かを見て、所定回
数連続してフレーム同期信号パターンが検出されたとき
、フレーム同期確立を判定してフレーム同期パルスＦ、
５ｙｎｃを出力する。

可変出力カウンタ１１は第３図に示すように、クロック
ｆｏをカウントする１段目のカウンタＣＮＴ１と２段目
のカウンタＣＮＴ２とからなり、カウンタＣＮＴ１によ
ってｆｏ／にのクロックを発生し、カウンタＣＮＴ２に
よってｆｏ／口のクロックを発生するものであって、ｎ
”４１　　ｋ−２の場合にはカウンタＣＮＴｌは２分周
のカウンタであり、カウンタＣＮＴ２は４分周のカウン
タである。セレクタＳＥＬは同期保護部９のモード選択
信号に応じてカウンタＣＮＴｌまたはカウンタＣＮＴ２
のクロックを選択して出力する。また、シフトパルスを
カウンタＣＮＴｌのカウントイネーブル端子ＥＮに加え
ることによって、カウントをシフトする。

第４図においては、ｎ＝４に対応して直並列変換部１お
よびラッチ部２が４ビットから構成されているとき、直
並列変換部１のレジスタＳＲＩ、ＳＲ２゜ＳＲ３，ＳＲ
４にフレーム同期信号パターンが現れないときは、モー
ド選択信号がＬ′であって、ラッチ周期はＴｋｗ　ｋ　
／　ｆｏ　（ｓｅｃ　）であり、シフトパルスに応じて
可変出力カウンタ１１のカウントをシフトすることによ
って、各レジスタの内容が順次１ビットずつずれなから
ｆｏ／にのラッチクロツタによってラッチ部２にラッチ
され、太実線で示すようにフレーム同期信号パターンＦ
ｌ、Ｆ２．Ｆ３．　Ｆ４が現れたとき、同期検出が行わ
れてモード選択信号が”Ｈ″となり、以後ｆｏ／にのラ
フチクロックによってラッチされてラッチ周期はＴｎ　
−ｎ　／　ｆｏ　（ｓｅｃ　）になるとともに、リセッ
ト信号が出力されてカウンタ８がリセットされることが
示されている。

第２図〜第４図の実施例に示された方式では、フレーム
同期信号検出前はｆｏ／ｋ　　（ｋ＜ｎ）の周期でラッ
チし高速で同期検出を行うので、最悪同期検出時間はＴ
ｙａａｘ　＝　ｋ　Ｔｆ　（Ｔｆはフレーム周期）（２
≦ｋｉｎ）に短縮される。フレーム同期回路全体のバラ
ンスを考慮して、フレーム処理部の動作速度を伝送路速
度の１／２　（ｋ−２に相当する）とした場合、第１５
図に示された従来例においてｎフレーム分必要だった同
期検出時間が２フレ一ム分に短縮される。一方、フレー
ム同期信号検出後はｆｏ／ｎの周期で低速で同期確立処
理を行うので、従って高速動作性と同期確立時間の短縮
が同時に実現される。

＃ 第５図は本発明の他の実施例を示したものであって、第
２図におけると同じ部分を同じ番号で示し、１１４Ｐは
可変出力カウンタ、１２は並列同期検出部、１３は同期
制御部、１４はセレクタである。

第５Ａ図は第５図における可変出力カウンタ１１キの構
成例を示したものである。

第６図は第５図におけるカウンタ８．同期保護部９．並
列同期検出部１２．同期制御部１３を含む同期処理部の
構成例を示したものである。

また第７図は第５図および第６図における各部信号を示
すタイムチャートであって、ｎ＝４．に−２の場合を例
示している。

直並列変換部１．ラッチ部２．可変出力カウンタ１１か
らなる高速部の構成は第１４図の場合と同様であるが、
直並列変換部１およびラッチ部２はｎ十に一１ビットか
らなっていて、ｆｏ　ｂｐｓの入力データをｆｏ　Ｈｚ
のクロックによって直並列変換し、ｔｏおよび可変出力
カウンタ１１の専クロックによってラッチして、ｎ＋ｋ
　　１ビットの並列出力を発生する。また可変出力カウ
ンタ１１の構成は、第２図および第３図において説明し
たものと同様であるが、カウントのシフト動作を行わず
、従ってシフトパルス入力を欠いている。

同期検出部８におけるフレーム同期信号検出前は、同期
保護回路９からのモード選択信号に基づき、可変出力カ
ウンタ１１は分周出力ｆｏ／ｋを生じ、ラッチ部２はこ
れにによってラッチして、ｎ＋に一１ビットの出力デー
タを生じる。

並列同期検出部１２は、第６図に具体的構成を示すごと
く、ｋ個のｎビットの同期検出部＃１〜＃ｋからなり、
ｎ＋に一１ビットの並列信号から順次１ビットずつずれ
たｎビットの信号を取り込んで、順次所定のフレーム同
期信号パターンと比較して、いずれかの同期検出部で一
致が検出されたとき、一致パルスを発生する。

並列同期検出部１２においてフレーム同期信号パターン
との一致が検出されたとき、同期保護部９はモード選択
信号を発生して可変出力カウンタ１１から分周出力ｆｏ
／ｎを発生させて、ラッチ部２においてタイムスロット
ごとにラッチするようにする。

同期制御部１３において、オア回路ＯＲはに個の同期検
出部の一致パルスの論理和をとってリセット信号を発生
し、これによってカウンタ８をリセットする。これと同
時にストローブ信号を発生して、一致パルスを発生した
同期検出部の番号を制御メモリＭＥＭに書き込む。カウ
ンタ８は低速カウンタであって、可変出力カウンタ１１
のｆｏ／ｎのパルスをカウントして、ｆｏ／　ｎｍ　ｂ
ｐｓのパルスすなわちフレームの区切りを示すクロック
を発生するものである。

同期保護部９はカウンタ８の出力に応じて、次にフレー
ム同期信号が到達したとき、並列同期検出部１２におい
て再び一致が検出されたか否かを見るが、この際セレク
タＳＥＬは制御メモリＭＥＭの出力によって制御される
ことによって、前回一致を検出した同期検出部の出力を
選択するので、同一タイムスロットに対して一致検出を
行うことができる。同期保護部９においては後方保護と
して、これを複数回繰り返して行い、所定回数連続して
フレーム同期信号パターンが検出されたとき、フレーム
同期確立を判定してフレーム同期パルスビ、５ｙｎｃを
出力する。

これと同時に同期制御部１３は制御メモリＭＥＭの出力
によってセレクタ１４を制御して、ラッチ２のｎ＋に一
１本の並列信号出力から、並列同期検出部１２において
一致が検出された同期検出部に対応するｎ本の信号を選
択させる。これによってセレクタ１４からｆｏ／　ｎ　
ｂｐｓの出力データを生じる。

第７図においては、ｎ＝４．に＝２に対応して直並列変
換部１およびラッチ部２が５ビットから構成されている
とき、直並列変換部ｌのレジスタＳＲＩ　、　ＳＲ２，
ＳＲ３，ＳＲ４にフレーム同期信号パターンが現れない
ときは、モード選択信号が“Ｌ”であって、ラッチ周期
Ｔｋ＝　ｋ　／　ｆｏ　（ｓｅｃ　）であり、各レジス
タの内容が順次１ビットずつずれなからｆｏ／にのラッ
チクロツタによってラッチ部２にラッチされ、大実線で
示すようにフレーム同期信号パターンＰＩ　、　Ｐ２．
　Ｆ３．　Ｆ４が現れたとき、同期検出が行われてモー
ド選択信号が“Ｈ″となり、以後ｆｏ／ｎのラッチクロ
ツタによってラッチされてラッチ周期はＴｎ＊　ｎ　／
　ｆｏ　（ｓｅｃ　）になるとともに、リセット信号が
出力されてカウンタ８がリセットされ、ストローブ信号
によって制御メモリＭＥＭに同期検出部の番号（１，０
）が書き込まれることが示されている。セレクタ１４は
これによって、ラッチ２のレジスタＬＲＩ〜ＬＲ４の出
力を選択して出力する。

第５図〜第７図の実施例に示された方式では、フレーム
同期信号検出前はｆｏ／ｋ　　（ｋｉｎ）の周期でラッ
チし高速で同期検出を行い、さらにに個の同期検出部に
よって並列に同期検出処理を行っているので、１フレー
ム内に同期信号の検出を行うことが可能となり、第１２
図に示された第１の従来例と等価な同期確立時間を実現
することができる。一方、フレーム同期信号検出後は、
ｆｏ／ｎの周期で同期確立処理を行う。従って高速動作
性と同期確立時間の短縮が同時に実現される点も同様で
ある。

そして同期信号検出後は、出力段に挿入されたセレクタ
１４を並列同期処理部の制御メモリ内に書き込まれた同
期信号が検出された同期検出部番号によつ制御すること
によって、所要の１タイムスロット分の出力データを得
るようにしている。

本実施例の場合、ｋが大きくなるほど同期確立処理部分
の動作速度を低下させることができるが、反面、同期検
出部の数が増加する。

第８図は本発明の別の実施例を示したものであって、第
５図におけると同じ部分を同じ番号で示し、１５は位相
制御機能を有する可変出力カウンタである。第８図にお
けるカウンタ８．同期保護部９、並列同期検出部１２．
同期制御部１３を含む同期処理部の構成は第６図に示さ
れたものと同様である。

また第９図は第８図の実施例における位相制御機能を有
する可変出力カウンタ１５の構成例を示したものである
。

第８図および第９図において、並列同期検出部１２にお
いてフレーム同期信号が）食出されたとき、フレーム同
期信号が検出された同期検出部の番号は制御メモリＭＥ
Ｍに書き込まれる０位相セレクタＰｈａｓｅ　ＳＥＬは
、制御メモリＭＥＭからの記憶された番号に対応する位
相選択信号に基づいて、カウンタＣＮＴ２の出力位相φ
１〜φｋを選択する。

これによってそれぞれ位相を異にするに本のｆｏ／ｎの
ラッチタイミングパルスのうち、フレーム同期信号が検
出された同期検出部に相当するものがラッチ部２に与え
られ、従ってラッチ部２の１本の出力からフレーム同期
信号が検出された同期検出部に相当する、所要の１タイ
ムスロット分の出力データが得られる。

第１０図は本発明のさらに別の実施例を示したものであ
って、第８図におけると同じ部分を同じ番号で示し、１
６はシフトパルス発生回路である。第１０図におけるカ
ウンタ８．同期保護部９．並列同期検出部１２．同期制
御部１３を含む同期処理部の構成は第６＠に示されたも
のと同様である。

第１０図において、並列同期検出部１２においてフレー
ム同期信号が検出されたとき、フレーム同期信号が検出
された同期検出部の番号は制御メモリＭＥＭに書き込ま
れる。第１０図の実施例では、第８図の実施例で位相セ
レクタＰｈａｓｅ　ＳＥＬによって可変出力カウンタ１
５の出力クロックｆｏ／ｎの位相を変化させるようにし
た代りに、同期制御部１３の制御出力によって制御され
るシフトパルス発生部１６を設け、その出力パルスによ
って可変出力カウンタ１５のカウント数をシフトさせる
ことによって、ラッチ部２におけるラッチタイミングを
制御するようにしたものであり、第８図の実施例と同様
の動作を実現することができる。

〔発明の効果〕

以上説明したように本発明によれば、入力信号を高速で
ラッチした信号に対し、フレーム同期信号検出前は、ラ
ッチデータをシフトしながら同期検出を行うかまたは複
数個の同期検出部によって並列に同期検出を行うことに
よって、同期検出を短時間内に行い、フレーム同期信号
検出後は低速でラッチして同期検出を繰り返し、所定回
数の同期検出が行われたとき、同期確立を判定するよう
にしたので、従来の高速ループ系における遅延時間に基
づく高速動作に対する障害を除去することができるとと
もに、迅速な同期信号検出が可能となり、高速動作性と
同期確立時間の短縮とを同時に実現することができる。

本発明方式はＬＳＩ化に有効であり、高速部の構成が単
純化されるのでデバイスの最高動作速度付近での高速フ
レーム同期処理が可能になるとともに、高速動作部分が
少ないので消費電力が低減される。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、 第３図は第２図における可変出力カウンタの構成例を示
す図、 第４図は第２図および第３図における各部信号を示すタ
イムチャート、 第５図は本発明の他の実施例を示す図、第５Ａ図は第５
図における可変出力カウンタの構成例を示す図、 第６図は第５図における同期処理部の構成例を示す図、 第７図は第５図および第６図における各部信号を示すタ
イムチャート、 出力カウンタの構成例を示す図、 第１０図は本発明のさらに別の実施例を示す図、第１１
図はフレーム構成を例示する図、第１２図は第１の従来
例の構成を示す図、第１３図は第１２図の従来例におけ
る各部信号のタイムチャートを示す図、 第１４図は第２の従来例の構成を示す図、第１５図は第
１４図の従来例における各部信号のタイムチャートを示
す図である。 １−・直並列変換（Ｓ／Ｐ）部 ２・−ラッチ部 ３．８−−一カウンタ ７・・・同期検出部 ９・−同期保護部 １１・−・可変出力カウンタ １２・−並列同期検出部 １３・・−同期制御部 １４−　セレクタ １５−位相制御機能付き可変出力カウンタ１６・−シフ
トパルス発生部

Claims (4)

【特許請求の範囲】
1. （１）１フレーム内にｎビットからなるフレーム同期信
   号またはフレーム同期信号の一部を集中的に配置してｆ
   ｏ（ｂｐｓ）でシリアルに伝送するＰＣＭ通信の受信側
   におけるフレーム同期方式において、該シリアル信号を
   パラレル信号に変換してラッチするラッチ手段（１０１
   ）と、 該ラッチされた信号から前記フレーム同期用信号の検出
   を行う同期検出手段（１０２）と、前記ラッチ手段（１
   ０１）におけるラッチタイミングパルスとして、フレー
   ム同期用信号の検出前はｆｏ／ｋ（Ｈｚ）（ｎ＞ｋ≧２
   ）、フレーム同期用信号の検出後はｆｏ／ｎ（Ｈｚ）に
   変化させて与えるラッチタイミング信号発生手段（１０
   ３）とを具えたことを特徴とする高速フレーム同期方式
   。
2. （２）１フレーム内にｎビットからなるフレーム同期信
   号またはフレーム同期信号の一部を集中的に配置してｆ
   ｏ（ｂｐｓ）でシリアルに伝送するＰＣＭ通信の受信側
   におけるフレーム同期方式において、該シリアル信号を
   パラレル信号に変換してラッチするラッチ手段（１０１
   ）と、 複数個の同期検出部を有し、前記ラッチされた信号にお
   ける順次１ビットずつ異なる位置のｎビットの信号から
   それぞれ前記フレーム同期用信号の検出を行う並列同期
   検出手段（１０２Ａ）と、前記ラッチ手段（１０１）に
   おけるラッチタイミングパルスとして、フレーム同期用
   信号の検出前はｆｏ／ｋ（Ｈｚ）（ｎ＞ｋ≧２）、フレ
   ーム同期用信号の検出後はｆｏ／ｎ（Ｈｚ）に変化させ
   て与えるラッチタイミング信号発生手段（１０３）と前
   記ラッチされた信号からフレーム同期用信号を検出した
   同期検出部に対応する位置の１タイムスロットの信号を
   抽出して出力する出力選択手段（１０４）と を具えてなることを特徴とする高速フレーム同期方式。
3. （３）前記出力選択手段（１０４）が、フレーム同期用
   信号を検出した同期検出部からの制御に基づいて前記ラ
   ッチ手段（１０１）の複数本の出力線から１タイムスロ
   ット分の信号を選択するセレクタ手段であることを特徴
   とする特許請求の範囲第２項記載の高速フレーム同期方
   式。
4. （４）前記出力選択手段（１０４）が、フレーム同期用
   信号を検出した同期検出部からの制御に基づいて前記ラ
   ッチタイミング信号発生手段（１０３）におけるラッチ
   タイミングパルスの位相を変化させる位相選択手段であ
   ることを特徴とする特許請求の範囲第２項記載の高速フ
   レーム同期方式。