JP2882158B2 - 非同期方式送信回路 - Google Patents
非同期方式送信回路Info
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- JP2882158B2 JP2882158B2 JP4008031A JP803192A JP2882158B2 JP 2882158 B2 JP2882158 B2 JP 2882158B2 JP 4008031 A JP4008031 A JP 4008031A JP 803192 A JP803192 A JP 803192A JP 2882158 B2 JP2882158 B2 JP 2882158B2
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- Japan
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- bit
- data
- parallel
- load pulse
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、並列データを直列デー
タに変換し、非同期で送信する回路に関するものであ
る。
タに変換し、非同期で送信する回路に関するものであ
る。
【０００２】
【従来の技術】従来の非同期方式送信回路の一例を図３
に、その送信回路が出力する非同期式直列データのデー
タ形式を図４にそれぞれ示す。まず、図３の送信回路に
ついて説明する。８ビットの並列入力データＤ１はラッ
チ用クロックＣ１のタイミングでラッチ回路１００に取
り込まれ、一つ前の並列入力データが直列データに変換
される間、保持される。ラッチ回路１００に保持された
並列入力データはその後、シフトレジスタ１０１にロー
ドパルスＬ１が入力されると、スタートビットＢ１、パ
リティビットＢ２、ならびにストップビットＢ３と共に
シフトレジスタ１０１に取り込まれる。そしてシフトレ
ジスタ１０１において基準クロックＣ２に同期してシフ
トされ、直列出力データＤ２としてシフトレジスタ１０
１より出力される。
に、その送信回路が出力する非同期式直列データのデー
タ形式を図４にそれぞれ示す。まず、図３の送信回路に
ついて説明する。８ビットの並列入力データＤ１はラッ
チ用クロックＣ１のタイミングでラッチ回路１００に取
り込まれ、一つ前の並列入力データが直列データに変換
される間、保持される。ラッチ回路１００に保持された
並列入力データはその後、シフトレジスタ１０１にロー
ドパルスＬ１が入力されると、スタートビットＢ１、パ
リティビットＢ２、ならびにストップビットＢ３と共に
シフトレジスタ１０１に取り込まれる。そしてシフトレ
ジスタ１０１において基準クロックＣ２に同期してシフ
トされ、直列出力データＤ２としてシフトレジスタ１０
１より出力される。
【０００３】ラッチ回路１００に入力されるラッチ用ク
ロックＣ１およびシフトレジスタ１０１に供給されるロ
ードパルスＬ１は、タイミング発生回路２００内のカウ
ンタ２０１において基準クロックＣ２を分周することに
より生成される。
ロックＣ１およびシフトレジスタ１０１に供給されるロ
ードパルスＬ１は、タイミング発生回路２００内のカウ
ンタ２０１において基準クロックＣ２を分周することに
より生成される。
【０００４】次に、上記送信回路から送信される直列出
力データＤ２のデータ形式について図４を参照して説明
する。直列出力データの先頭は１ビットのスタートビッ
トＢ１であり、その値が０のとき１つの直列データの伝
送の始まりを表す。このスタートビットＢ１には８ビッ
トの送信データ（入力データＤ１）が続き、その後に１
ビットのパリティビットＢ２が送信され、最後に２ビッ
トのストップビットＢ３が送信される。ストップビット
Ｂ３はその値が１のときデータ伝送の終了を表す。従来
の非同期方式送信回路では、各直列出力データはすべて
このような形式で送信される。
力データＤ２のデータ形式について図４を参照して説明
する。直列出力データの先頭は１ビットのスタートビッ
トＢ１であり、その値が０のとき１つの直列データの伝
送の始まりを表す。このスタートビットＢ１には８ビッ
トの送信データ（入力データＤ１）が続き、その後に１
ビットのパリティビットＢ２が送信され、最後に２ビッ
トのストップビットＢ３が送信される。ストップビット
Ｂ３はその値が１のときデータ伝送の終了を表す。従来
の非同期方式送信回路では、各直列出力データはすべて
このような形式で送信される。
【０００５】
【発明が解決しようとする課題】このような従来の非同
期方式送信回路でデータを伝送するとき、図５に示すよ
うに並列入力データＤ１が８ビットで、各データのビッ
トパターンが０１００１１０１の固定パターンであった
とすると、偶数パリティ時のパリティビットＢ２は０と
なるので、スタートビットＢ１からストップビットＢ２
までの１周期間のビットパターンは００１００１１０１
０１１となり、直列出力データＤ２はこのようなビット
パターンの繰り返しとなる。
期方式送信回路でデータを伝送するとき、図５に示すよ
うに並列入力データＤ１が８ビットで、各データのビッ
トパターンが０１００１１０１の固定パターンであった
とすると、偶数パリティ時のパリティビットＢ２は０と
なるので、スタートビットＢ１からストップビットＢ２
までの１周期間のビットパターンは００１００１１０１
０１１となり、直列出力データＤ２はこのようなビット
パターンの繰り返しとなる。
【０００６】ここで、受信側が、入力データ列の本当の
スタートビットＢ１から数えて８ビット目の値が０のビ
ットを誤ってスタートビットとして検出した場合、その
ビットから数えて１０ビット目のビットは０であり、そ
れに続く１１ビット目および１２ビット目は共に１であ
るから、照合結果は一致となり、受信側は疑似同期引き
込みを起こしてしまう。このように従来の非同期方式送
信回路では、固定データを送信した場合、そのビットパ
ターンによっては受信側で疑似同期引き込みを起こすこ
とがあった。
スタートビットＢ１から数えて８ビット目の値が０のビ
ットを誤ってスタートビットとして検出した場合、その
ビットから数えて１０ビット目のビットは０であり、そ
れに続く１１ビット目および１２ビット目は共に１であ
るから、照合結果は一致となり、受信側は疑似同期引き
込みを起こしてしまう。このように従来の非同期方式送
信回路では、固定データを送信した場合、そのビットパ
ターンによっては受信側で疑似同期引き込みを起こすこ
とがあった。
【０００７】本発明の目的は、このような問題を解決
し、連続して同一ビットパターンのデータを送信する場
合でも受信側で疑似同期引き込みを起こすことがないよ
うにした非同期方式送信回路を提供することにある。
し、連続して同一ビットパターンのデータを送信する場
合でも受信側で疑似同期引き込みを起こすことがないよ
うにした非同期方式送信回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、所定のタイミ
ング信号にもとづいて、並列データを直列データに変換
し、スタートビット、パリティビット、ならびにストッ
プビットを付加して出力する並列−直列変換回路を備え
た非同期方式送信回路において、前記並列−直列変換回
路に連続して入力される２つの前記並列データを比較す
る比較手段と、この比較手段による比較結果にもとづい
て前記所定のタイミング信号を生成し、前記並列−直列
変換回路に出力して前記ストップビットの長さを変化さ
せるタイミング信号生成手段とを備えたことを特徴とす
る。
ング信号にもとづいて、並列データを直列データに変換
し、スタートビット、パリティビット、ならびにストッ
プビットを付加して出力する並列−直列変換回路を備え
た非同期方式送信回路において、前記並列−直列変換回
路に連続して入力される２つの前記並列データを比較す
る比較手段と、この比較手段による比較結果にもとづい
て前記所定のタイミング信号を生成し、前記並列−直列
変換回路に出力して前記ストップビットの長さを変化さ
せるタイミング信号生成手段とを備えたことを特徴とす
る。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による非同期方式送信回路の一
例を示す。この送信回路では、シフトレジスタ１０１に
連続して入力される２つの並列入力データが一致しない
場合には、シフトレジスタ１０１にはタイミング発生回
路３００より、従来のように１２ビット周期のロードパ
ルスＬ１が入力され、一方、上記２つの並列入力データ
が一致した場合には、１２ビット周期のロードパルスと
１３ビット周期のロードパルスとが交互にロードパルス
Ｌ１としてシフトレジスタ１０１に入力される。
説明する。図１に本発明による非同期方式送信回路の一
例を示す。この送信回路では、シフトレジスタ１０１に
連続して入力される２つの並列入力データが一致しない
場合には、シフトレジスタ１０１にはタイミング発生回
路３００より、従来のように１２ビット周期のロードパ
ルスＬ１が入力され、一方、上記２つの並列入力データ
が一致した場合には、１２ビット周期のロードパルスと
１３ビット周期のロードパルスとが交互にロードパルス
Ｌ１としてシフトレジスタ１０１に入力される。
【００１０】このようなロードパルス１を発生するタイ
ミング発生回路３００についてまず説明する。カウンタ
２０１は基準クロックＣ２を分周し、そのキャリー信号
（ＣＲＹ）を１２ビット周期のロードパルスＬ２として
出力する。一方、フリップフロップ（Ｆ／Ｆ）２０２は
そのロードパルスＬ２を基準クロックＣ２で打ち抜いて
１ビット遅らせ、１３ビット周期のロードパルスＬ３を
発生する。セレクタ２０３はこれら２つのロードパルス
Ｌ２，Ｌ３のいずれかをセレクタ制御信号ＳＣにもとづ
いて選択し、ロードパルスＬ１としてレジスタ１０１に
出力する。
ミング発生回路３００についてまず説明する。カウンタ
２０１は基準クロックＣ２を分周し、そのキャリー信号
（ＣＲＹ）を１２ビット周期のロードパルスＬ２として
出力する。一方、フリップフロップ（Ｆ／Ｆ）２０２は
そのロードパルスＬ２を基準クロックＣ２で打ち抜いて
１ビット遅らせ、１３ビット周期のロードパルスＬ３を
発生する。セレクタ２０３はこれら２つのロードパルス
Ｌ２，Ｌ３のいずれかをセレクタ制御信号ＳＣにもとづ
いて選択し、ロードパルスＬ１としてレジスタ１０１に
出力する。
【００１１】セレクタ制御信号ＳＣは次のようにして生
成される。すなわち、比較回路２０４は、ラッチ回路１
００に保持された並列入力データを取り込み、連続する
２つの並列入力データを比較する。そして、比較した２
つのデータが一致しない場合には不一致パルスＰ２を出
力し、一致した場合には一致パルスＰ１を出力する。セ
レクタ制御回路２０５は比較回路２０４より不一致パル
スＰ２が入力された場合には、ロードパルスＬ２を選択
するための制御信号ＳＣを出力し、一方、一致パルスＰ
１が入力された場合には、ロードパルスＬ２，Ｌ３を交
互に選択するための制御信号ＳＣを出力する。
成される。すなわち、比較回路２０４は、ラッチ回路１
００に保持された並列入力データを取り込み、連続する
２つの並列入力データを比較する。そして、比較した２
つのデータが一致しない場合には不一致パルスＰ２を出
力し、一致した場合には一致パルスＰ１を出力する。セ
レクタ制御回路２０５は比較回路２０４より不一致パル
スＰ２が入力された場合には、ロードパルスＬ２を選択
するための制御信号ＳＣを出力し、一方、一致パルスＰ
１が入力された場合には、ロードパルスＬ２，Ｌ３を交
互に選択するための制御信号ＳＣを出力する。
【００１２】次に動作を説明する。８ビットの並列入力
データＤ１はカウンタ２０１からのラッチ用クロックＣ
１のタイミングでラッチ回路１００に取り込まれ、一つ
前の並列入力データがレジスタ１０１で直列データに変
換される間、保持される。ラッチ回路１００に保持され
た並列入力データはその後、シフトレジスタ１０１にロ
ードパルスＬ１が入力されると、スタートビットＢ１、
パリティビットＢ２、ならびにストップビットＢ３と共
にシフトレジスタ１０１に取り込まれる。そしてシフト
レジスタ１０１において基準クロックＣ２に同期してシ
フトされ、直列出力データＤ２としてシフトレジスタ１
０１より出力される。
データＤ１はカウンタ２０１からのラッチ用クロックＣ
１のタイミングでラッチ回路１００に取り込まれ、一つ
前の並列入力データがレジスタ１０１で直列データに変
換される間、保持される。ラッチ回路１００に保持され
た並列入力データはその後、シフトレジスタ１０１にロ
ードパルスＬ１が入力されると、スタートビットＢ１、
パリティビットＢ２、ならびにストップビットＢ３と共
にシフトレジスタ１０１に取り込まれる。そしてシフト
レジスタ１０１において基準クロックＣ２に同期してシ
フトされ、直列出力データＤ２としてシフトレジスタ１
０１より出力される。
【００１３】タイミング発生回路３００では、比較回路
２０４がラッチ回路１００に保持された並列入力データ
を取り込み、連続する２つの並列入力データを比較す
る。そして、並列入力データＤ１が固定パターンでな
く、ランダムパターンであったとすると、比較した２つ
のデータは一致しないので、比較回路２０４は、不一致
パルスＰ２を出力する。その結果、制御回路２０５はロ
ードパルスＬ２を選択するための制御信号ＳＣを出力
し、セレクタ２０３はロードパルスＬ２をロードパルス
Ｌ１としてシフトレジスタ１０１に出力する。従って、
この場合、シフトレジスタ１０１からは常に、図２
（ａ）に示すように、１ビットのスタートビット、８ビ
ットのデータビット、１ビットのパリティビット、なら
びに２ビットのストップビットからなる１２ビット周期
の直列出力データＤ２が出力される。
２０４がラッチ回路１００に保持された並列入力データ
を取り込み、連続する２つの並列入力データを比較す
る。そして、並列入力データＤ１が固定パターンでな
く、ランダムパターンであったとすると、比較した２つ
のデータは一致しないので、比較回路２０４は、不一致
パルスＰ２を出力する。その結果、制御回路２０５はロ
ードパルスＬ２を選択するための制御信号ＳＣを出力
し、セレクタ２０３はロードパルスＬ２をロードパルス
Ｌ１としてシフトレジスタ１０１に出力する。従って、
この場合、シフトレジスタ１０１からは常に、図２
（ａ）に示すように、１ビットのスタートビット、８ビ
ットのデータビット、１ビットのパリティビット、なら
びに２ビットのストップビットからなる１２ビット周期
の直列出力データＤ２が出力される。
【００１４】一方、並列入力データＤ２が固定パターン
であった場合には、比較回路２０４が比較した２つのデ
ータは一致するので、比較回路２０４は、一致パルスＰ
１を出力する。その結果、制御回路２０５はロードパル
スＬ２，Ｌ３を交互に選択するための制御信号ＳＣを出
力し、従ってセレクタ２０３はロードパルスＬ２，Ｌ３
を交互にロードパルスＬ１としてシフトレジスタ１０１
に出力する。そのためこの場合には、シフトレジスタ１
０１からは図２（ｂ）に示すように、各直列出力データ
Ｄ２が交互に１２ビット周期と１３ビット周期で出力さ
れ、１２ビット周期の場合にはストップビットＢ３は２
ビットとなり、１３ビット周期の場合にはストップビッ
トＢ３は３ビットとなる。
であった場合には、比較回路２０４が比較した２つのデ
ータは一致するので、比較回路２０４は、一致パルスＰ
１を出力する。その結果、制御回路２０５はロードパル
スＬ２，Ｌ３を交互に選択するための制御信号ＳＣを出
力し、従ってセレクタ２０３はロードパルスＬ２，Ｌ３
を交互にロードパルスＬ１としてシフトレジスタ１０１
に出力する。そのためこの場合には、シフトレジスタ１
０１からは図２（ｂ）に示すように、各直列出力データ
Ｄ２が交互に１２ビット周期と１３ビット周期で出力さ
れ、１２ビット周期の場合にはストップビットＢ３は２
ビットとなり、１３ビット周期の場合にはストップビッ
トＢ３は３ビットとなる。
【００１５】このように、本実施例の送信回路では、並
列入力データＤ１が固定パターンか否かが検出され、固
定パターンの場合には、ストップビットが２ビットの直
列出力データと、ストップビットが３ビットの直列出力
データとが交互に送信される。従って、固定パターンの
データを送信する場合でも受信側は疑似引き込みを起こ
すことがない。
列入力データＤ１が固定パターンか否かが検出され、固
定パターンの場合には、ストップビットが２ビットの直
列出力データと、ストップビットが３ビットの直列出力
データとが交互に送信される。従って、固定パターンの
データを送信する場合でも受信側は疑似引き込みを起こ
すことがない。
【００１６】
【発明の効果】以上説明したように本発明は、所定のタ
イミング信号にもとづいて、並列データを直列データに
変換し、スタートビット、パリティビット、ならびにス
トップビットを付加して出力する並列−直列変換回路を
備えた非同期方式送信回路において、並列−直列変換回
路に連続して入力される２つの並列データを比較する比
較手段と、この比較手段による比較結果にもとづいて所
定のタイミング信号を生成し、並列−直列変換回路に出
力してストップビットの長さを変化させるタイミング信
号生成手段とを備えたことを特徴とする。従って、本発
明の非同期方式送信回路では、並列入力データが固定パ
ターンの場合には、ストップビットの長さを各直列出力
データごとに変化させることができ、その結果、受信側
が疑似引き込みを起こすことを防止できる。
イミング信号にもとづいて、並列データを直列データに
変換し、スタートビット、パリティビット、ならびにス
トップビットを付加して出力する並列−直列変換回路を
備えた非同期方式送信回路において、並列−直列変換回
路に連続して入力される２つの並列データを比較する比
較手段と、この比較手段による比較結果にもとづいて所
定のタイミング信号を生成し、並列−直列変換回路に出
力してストップビットの長さを変化させるタイミング信
号生成手段とを備えたことを特徴とする。従って、本発
明の非同期方式送信回路では、並列入力データが固定パ
ターンの場合には、ストップビットの長さを各直列出力
データごとに変化させることができ、その結果、受信側
が疑似引き込みを起こすことを防止できる。
【図１】本発明による非同期方式送信回路の一例を示す
ブロック図である。
ブロック図である。
【図２】図１の非同期方式送信回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】従来の非同期方式送信回路の一例を示すブロッ
ク図である。
ク図である。
【図４】図３の非同期方式送信回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図５】図３の非同期方式送信回路の動作を説明するた
めの他のタイミングチャートである。
めの他のタイミングチャートである。
１００ ラッチ回路 １０１ シフトレジスタ ２０１ カウンタ ２０２ フリップフロップ（Ｆ／Ｆ） ２０３ セレクタ ２０４ 比較回路 ２０５ セレクタ制御回路 ３００ タイミング発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/38 H04L 7/04 H03M 9/00
Claims (2)
- 【請求項１】所定のタイミング信号にもとづいて、並列
データを直列データに変換し、スタートビット、パリテ
ィビット、ならびにストップビットを付加して出力する
並列−直列変換回路を備えた非同期方式送信回路におい
て、 前記並列−直列変換回路に連続して入力される２つの前
記並列データを比較する比較手段と、 この比較手段による比較結果にもとづいて前記所定のタ
イミング信号を生成し、前記並列−直列変換回路に出力
して前記ストップビットの長さを変化させるタイミング
信号生成手段とを備えたことを特徴とする非同期方式送
信回路。 - 【請求項２】前記並列−直列変換回路は、所定のロード
パルスが入力されたとき、前記並列データを取り込むシ
フトレジスタにより構成され、 前記タイミング信号生成手段は前記ロードパルスを生成
して前記シフトレジスタに出力し、前記比較手段による
比較結果にもとづいて前記ロードパルスの周期を変化さ
せることを特徴とする請求項１に記載の非同期方式送信
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008031A JP2882158B2 (ja) | 1992-01-21 | 1992-01-21 | 非同期方式送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008031A JP2882158B2 (ja) | 1992-01-21 | 1992-01-21 | 非同期方式送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199266A JPH05199266A (ja) | 1993-08-06 |
| JP2882158B2 true JP2882158B2 (ja) | 1999-04-12 |
Family
ID=11681972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008031A Expired - Lifetime JP2882158B2 (ja) | 1992-01-21 | 1992-01-21 | 非同期方式送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882158B2 (ja) |
-
1992
- 1992-01-21 JP JP4008031A patent/JP2882158B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199266A (ja) | 1993-08-06 |
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