JPH0438017A - シリアル‐パラレル変換回路 - Google Patents
シリアル‐パラレル変換回路Info
- Publication number
- JPH0438017A JPH0438017A JP14570590A JP14570590A JPH0438017A JP H0438017 A JPH0438017 A JP H0438017A JP 14570590 A JP14570590 A JP 14570590A JP 14570590 A JP14570590 A JP 14570590A JP H0438017 A JPH0438017 A JP H0438017A
- Authority
- JP
- Japan
- Prior art keywords
- outputs
- data
- timing
- output
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 11
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 101150008543 Ffar3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアル−パラレル変換回路に関し、特に高
速シリアル−パラレル変換回路に間する。
速シリアル−パラレル変換回路に間する。
従来のシリアル−パラレル変換回路は、入力シリアルデ
ータをシフトレジスタに順次シフトインさせ、このシフ
トレジスタの出力であるパラレル信号シリアル−パラレ
ル変換同期周期で次のシリアル信号をシフトレジスタが
シフトインする以前にラッチし、外部回路に出力するた
めの出力段レジスタを有している。
ータをシフトレジスタに順次シフトインさせ、このシフ
トレジスタの出力であるパラレル信号シリアル−パラレ
ル変換同期周期で次のシリアル信号をシフトレジスタが
シフトインする以前にラッチし、外部回路に出力するた
めの出力段レジスタを有している。
この従来のシリアル−パラレル変換回路では、出力段の
レジスタと入力段のシフトレジスタとに入力クロックを
供給しなくてはならないなめ、高速クロックを用いる場
合クロックの負荷分散とりロックスキューの設計が困難
となり、また出力段のレジスタにパラレルデータをラッ
チする際に、入力クロックのタイミングすなわち高速で
複数ビットのデータをラッチする必要があるため、タイ
ミング設計が難かしいという問題点があった。
レジスタと入力段のシフトレジスタとに入力クロックを
供給しなくてはならないなめ、高速クロックを用いる場
合クロックの負荷分散とりロックスキューの設計が困難
となり、また出力段のレジスタにパラレルデータをラッ
チする際に、入力クロックのタイミングすなわち高速で
複数ビットのデータをラッチする必要があるため、タイ
ミング設計が難かしいという問題点があった。
本発明の目的は、このような問題を解決し、高速クロッ
クによる駆動を可能としたシリアル−パラレル変換回路
を提供することにある。
クによる駆動を可能としたシリアル−パラレル変換回路
を提供することにある。
本発明の構成は、クロックに同期したシリアルデータを
複数ビットのパラレルデータに変換するシリアル−パラ
レル変換回路において、同期信号をシフトレジスタに書
込みシフト動作させることによりクロックの一周期づつ
ずれたパルスをパラレルデータのビット数分出力するタ
イミング用シフトレジスタと、このタイミング用シフト
レジスタの各出力信号をクロックとして入力シリアルデ
ータをラッチするフリップフロップ群と、このフリップ
フロップ群の１／２個分のデータ出力をラッチするトラ
ンジットレジスタと、このトランジットレジスタのデー
タ出力と前記フリップフロップ群の残りのデータ出力と
をそれぞれう・ソチし最終的なパラレルデータ出力を供
給する出力段レジスタとを備えることを特徴とする。
複数ビットのパラレルデータに変換するシリアル−パラ
レル変換回路において、同期信号をシフトレジスタに書
込みシフト動作させることによりクロックの一周期づつ
ずれたパルスをパラレルデータのビット数分出力するタ
イミング用シフトレジスタと、このタイミング用シフト
レジスタの各出力信号をクロックとして入力シリアルデ
ータをラッチするフリップフロップ群と、このフリップ
フロップ群の１／２個分のデータ出力をラッチするトラ
ンジットレジスタと、このトランジットレジスタのデー
タ出力と前記フリップフロップ群の残りのデータ出力と
をそれぞれう・ソチし最終的なパラレルデータ出力を供
給する出力段レジスタとを備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作説明用のタイムチャートである。
動作説明用のタイムチャートである。
入力されるデータ人カフは、データリタイミング用フリ
ップフロップ１によりラッチされ、入力シリアルデータ
（ＳＤＩ）１８としてフリップフロ７１群（ＦＦＡ）３
の各フリップフロップのＤ入力端子に接続されている。
ップフロップ１によりラッチされ、入力シリアルデータ
（ＳＤＩ）１８としてフリップフロ７１群（ＦＦＡ）３
の各フリップフロップのＤ入力端子に接続されている。
タイミング発生用シフトレジスタ（ＴＧＳＦＲ）２は、
同期信号（Ｆ）９とＴＧＳＦＲ２の最終段出力１６の論
理和を論理和ゲート（ＯＲ＞６から受け、シフトレジス
タ内にシフトインすることにより、ＦＦＡ３の各フリッ
プフロップに対しデータラッチタイミング１０〜１７を
供給する。トランジットレジスタ（ＴＲＡＮＲ）４は、
順次ラッチされるＦＦＡ３の出力信号のうち前半の出力
３５〜３８をＴＧＳＦＲ２の出力するデータラッチタイ
ミング１６でラッチし、ＴＲＡＮＲ４の出力信号１９〜
２２として出力する。
同期信号（Ｆ）９とＴＧＳＦＲ２の最終段出力１６の論
理和を論理和ゲート（ＯＲ＞６から受け、シフトレジス
タ内にシフトインすることにより、ＦＦＡ３の各フリッ
プフロップに対しデータラッチタイミング１０〜１７を
供給する。トランジットレジスタ（ＴＲＡＮＲ）４は、
順次ラッチされるＦＦＡ３の出力信号のうち前半の出力
３５〜３８をＴＧＳＦＲ２の出力するデータラッチタイ
ミング１６でラッチし、ＴＲＡＮＲ４の出力信号１９〜
２２として出力する。
第２図のタイミング図かられかるとおり、ＴＲＡＮＲ４
がＦＦＡ３の出力３５〜３８をラッチするタイミング近
傍では、ＦＦＡ３は出力３５〜３８は変化しないため容
易にラッチできる。
がＦＦＡ３の出力３５〜３８をラッチするタイミング近
傍では、ＦＦＡ３は出力３５〜３８は変化しないため容
易にラッチできる。
次に、出力段レジスタ（ＯＵＴＲ）５はＴＧＳＦＲ２の
出力するラッチタイミング１２でＴＲＡＮＲ４の出力１
９〜２２とＦＦＡ３の出力のうち後半の出力２３〜２６
をラッチすることにより、パラレルデータ出力（ＰＤＯ
）２７〜３４を出力する。ここでも、ラッチタイミング
１２近傍で出力１９〜２６は安定しているため、０ＵＴ
Ｒ５は容易にラッチすることができる。
出力するラッチタイミング１２でＴＲＡＮＲ４の出力１
９〜２２とＦＦＡ３の出力のうち後半の出力２３〜２６
をラッチすることにより、パラレルデータ出力（ＰＤＯ
）２７〜３４を出力する。ここでも、ラッチタイミング
１２近傍で出力１９〜２６は安定しているため、０ＵＴ
Ｒ５は容易にラッチすることができる。
第３図は本発明の第２の実施例のブロック図であり、こ
れは第１図の回路を０挿入除去バタンのあるシリアル受
信回路に応用した場合である。
れは第１図の回路を０挿入除去バタンのあるシリアル受
信回路に応用した場合である。
入力シリアルデータ７はタイミング発生用シフトレジス
タ２ａが発生するラッチタイミングでフリップフロップ
群３ａにおいてラッチされるが、入力データに０除去バ
タンかあった場合、外部検出回路からのＯ除去信号４ｏ
をタイミング発生用シフトレジスタ２ａが受け、シリア
ルデータラッチタイミング信号のシフト動作を一時停止
する。
タ２ａが発生するラッチタイミングでフリップフロップ
群３ａにおいてラッチされるが、入力データに０除去バ
タンかあった場合、外部検出回路からのＯ除去信号４ｏ
をタイミング発生用シフトレジスタ２ａが受け、シリア
ルデータラッチタイミング信号のシフト動作を一時停止
する。
この時、入力シリアルデータ７はフリップフロップ群３
ａのどのフリップフロップにもラッチされず、０除去動
作が行なわれたこととなる。
ａのどのフリップフロップにもラッチされず、０除去動
作が行なわれたこととなる。
この後の動作は、第１の実施例と同様である。
以上説明したように本発明は、クロックに同期したシリ
アルデータを複数のパラレルデータに変換するシリアル
−パラレル変換回路であって、同期信号をシフトレジス
タに書込みシフト動作させることにより、クロックの一
周期づつずれたパルスを出力させ、このパルスを使用し
て入力シリアルデータを順次フリップフロップにラッチ
させるため、高速動作を必要とするのはラッチタイミン
グ発生用シフトレジスタだけであり、フリップフコツプ
群の各フリップフロップが入力クロック周期の８倍、ト
ランジットレジスタ及び出力段レジスタも入力クロック
周期の８倍の周期のタイミングで、入力データ周期の５
倍の周期のデータをラッチすることになり、タイミング
マージンが拡大され、高速動作が可能となるという効果
がある。
アルデータを複数のパラレルデータに変換するシリアル
−パラレル変換回路であって、同期信号をシフトレジス
タに書込みシフト動作させることにより、クロックの一
周期づつずれたパルスを出力させ、このパルスを使用し
て入力シリアルデータを順次フリップフロップにラッチ
させるため、高速動作を必要とするのはラッチタイミン
グ発生用シフトレジスタだけであり、フリップフコツプ
群の各フリップフロップが入力クロック周期の８倍、ト
ランジットレジスタ及び出力段レジスタも入力クロック
周期の８倍の周期のタイミングで、入力データ周期の５
倍の周期のデータをラッチすることになり、タイミング
マージンが拡大され、高速動作が可能となるという効果
がある。
フリップフロップ群出力、２７〜３４・・・パラレルデ
ータ出力、３５〜３８・・・フリップフロップ群出力、
３９・・・リセット信号、４ｏ・・・０除去値号。
ータ出力、３５〜３８・・・フリップフロップ群出力、
３９・・・リセット信号、４ｏ・・・０除去値号。
Claims (1)
- クロックに同期したシリアルデータを複数ビットのパ
ラレルデータに変換するシリアル−パラレル変換回路に
おいて、同期信号をシフトレジスタに書込みシフト動作
させることによりクロックの一周期づつずれたパルスを
パラレルデータのビット数分出力するタイミング用シフ
トレジスタと、このタイミング用シフトレジスタの各出
力信号をクロックとして入力シリアルデータをラッチす
るフリップフロップ群と、このフリップフロップ群の１
／２個分のデータ出力をラッチするトランジットレジス
タと、このトランジットレジスタのデータ出力と前記フ
リップフロップ群の残りのデータ出力とをそれぞれラッ
チし最終的なパラレルデータ出力を供給する出力段レジ
スタとを備えることを特徴とするシリアル−パラレル変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14570590A JPH0438017A (ja) | 1990-06-04 | 1990-06-04 | シリアル‐パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14570590A JPH0438017A (ja) | 1990-06-04 | 1990-06-04 | シリアル‐パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438017A true JPH0438017A (ja) | 1992-02-07 |
Family
ID=15391213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14570590A Pending JPH0438017A (ja) | 1990-06-04 | 1990-06-04 | シリアル‐パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438017A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| WO2013061565A1 (en) * | 2011-10-27 | 2013-05-02 | Sharp Kabushiki Kaisha | Serial-to-parallel converter, and display device incorporating the same |
-
1990
- 1990-06-04 JP JP14570590A patent/JPH0438017A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
| WO2013061565A1 (en) * | 2011-10-27 | 2013-05-02 | Sharp Kabushiki Kaisha | Serial-to-parallel converter, and display device incorporating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4322548B2 (ja) | データ形式変換回路 | |
| US6259387B1 (en) | Serial-parallel converter circuit | |
| US6339387B1 (en) | Serial/parallel converter | |
| JP2504568B2 (ja) | 信号生成回路 | |
| US6140946A (en) | Asynchronous serialization/deserialization system and method | |
| JP2002280908A (ja) | 並列−直列コンバータ回路及び並列−直列コンバータ方法 | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| JPH0642662B2 (ja) | 同期化装置 | |
| JP2004289540A (ja) | クロック抽出回路およびクロック抽出方法 | |
| JP3039441B2 (ja) | 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| JP2801595B2 (ja) | 並一直変換装置 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JPH01243783A (ja) | 入力データ同期を備えたデジタルチップ | |
| JP2662443B2 (ja) | 表示装置駆動用ｌｓｉに於けるデータ取り込み回路 | |
| JP2590935B2 (ja) | デジタル伝送データ再生回路 | |
| JPH08265168A (ja) | シリアル−パラレル変換回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP3471275B2 (ja) | 同期化回路 | |
| CN116169993A (zh) | 跨时钟域高电平脉冲同步电路和高电平脉冲同步方法 | |
| JPH04119738A (ja) | フレーム同期回路 | |
| JPS61284117A (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPH0738386A (ja) | データラッチ回路 |