JP2007172628A

JP2007172628A - 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送

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Publication number: JP2007172628A
Application number: JP2006344033A
Authority: JP
Inventors: Friedhelm Zucker; ツケルフリートヘルム
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2005-12-22
Filing date: 2006-12-21
Publication date: 2007-07-05
Anticipated expiration: 2026-12-21
Also published as: EP1801701A1; DE602006008565D1; US7423563B2; JP4980703B2; CN1987702B; KR101322767B1; US20070162155A1; KR20070066953A; CN1987702A

Abstract

【課題】シリアルデータ転送モードをやめずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための構成及び方法を提供すること。
【解決手段】本発明は、制御システムの出力値を更新する数値制御の制御システムのシリアルデータ転送に関する。更新された出力値を形成するためにシリアルデータ転送によって更新されなければならない、データワードのいくつかのビットだけが可変書込み深度シフトレジスタに転送されるように制御システムの出力値を更新するために、可変書込み深度シフトレジスタが使用され、その結果、出力値がより短い時間で更新され、より頻繁に更新できるようになる。可変書込み深度シフトレジスタは、出力値をシリアルデータ転送によって更新するために長いデータワード、及びシフトレジスタが使用される数値制御の制御システムに適用可能である。
【選択図】図２

Description

本発明は、シリアルで受信される制御ワードによって制御システムの出力値が更新される、数値制御の制御システムにおけるシリアルデータ転送に関する。特に、データワードの一部のビット値の変更がより頻繁に行われる制御システムにおいて、その制御システムの出力値がより早く、より頻繁に更新される。

特に、集積回路用に少数の制御ライン、又は少数のピン又は信号を使用するべきである場合、デジタル制御デバイス内でシフトレジスタを使用し、コントローラ又はプロセッサから前記制御デバイスにシリアルデータ転送することがよく知られている。シリアルデータ転送は、制御値を表すデータワードが、１ビットデータをシフトレジスタにシフトするクロック信号の後続の各立上がりによって送出されなければならないので、パラレルデータ転送と比べて遅い。制御システムの出力値の更新の場合には、完全な制御ワード又はデータワードが送出され、受信されなければならない。多数の１ビットデータによって表される長いデータワードの場合には、シフトレジスタへのデータワードの完全書込みにかなりの時間を要する。一方、直接デジタル合成技術は、例えばＡｎａｌｏｇＤｅｖｉｃｅｓ製の数値制御発振器ＡＤ９８５０のような非常に高速で高精度の制御デバイスを実現し、このＡＤ９８５０は、４０ビットのシフトレジスタ長を有し、１２５ＭＨｚの基準クロックが適用されて０．０２９１Ｈｚの出力周波数分解能を与える。その出力周波数は、毎秒最大２３００万回の速度でデジタル的に変更することができる。ＡＤ９８５０は、パラレルモード又はシリアルモードでロードできる４０ビットのレジスタを含む。シリアルロードモードでは、クロック信号の後続の各立上がりが、１ビットデータを１つのピンでプログラミング情報の４０ビットすべてにわたってシフトする。４０ビットが最後までシフトされた後で、この制御デバイスによってもたらされる出力周波数又は位相を更新するために、周波数更新パルスが要求される。ということは、大規模のシフトレジスタが使用される場合には、制御システムの出力値を更新するための完全書込みにかなりの時間を要することになる。

制御ワードの一部のビットの変更がより頻繁に行われる制御システムにおいて、シリアルデータ転送モードを離れずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための装置及び方法を提供することが、本発明の一態様である。

この目的は、独立請求項に明記された特徴を用いて達成することができる。有利な実施形態は、従属請求項に記載されている。

シリアルデータ転送を使用し、一部のビット値が他のビット値よりも頻繁に変わる数値制御システムにおいて、適合された出力値を更新するのに必要な時間を低減することが、本発明の一態様である。この制御システムは、シリアルデータ送出並びに同様のクロック周波数送出に通常必要な、３本のラインだけを使用する。特に、一部のビット値がより頻繁に変わるデジタルすなわち数値制御システムでは、その制御システムの出力値を制御するためにシリアルデータ転送が使用されるが、制御システムの出力値がより速く更新される。本発明の一態様は、シリアルデータ転送によって新しいデータワードを形成するために更新される必要のあるビットだけを更新し、シフトレジスタの入力部に近接するビット値だけを変更しなければならない場合に、完全なデータワードが受信されるまでシフトレジスタが待たなくてもよいようにすることである。これは、可変書込み深度シフトレジスタによって実現され、より頻繁に変わるビット値がシフトレジスタの入力に近接して配列され、このシフトレジスタが修正されたストローブ信号によって制御される。完全なデータワードを受信した後でシフトレジスタの出力信号が制御システムの出力値を更新できるようにするために使用される、周知のストローブ信号の代わりに、修正されたストローブ信号、すなわちいわゆる受信信号が使用される。この受信信号は、データ転送の開始及び終止を決定し、制御ワードの、引き継がれなければならないビット値の更新をイネーブルする。１ビットデータがシフトレジスタの入力部から末端までを完全にシフトされ、前記シフトが完全に転送された制御ワードを必要とする標準的なシフトレジスタに反して、以前に受信されたデータワードと比べて変更されなくてよい可変書込み深度シフトレジスタの出力は、先に受信したデータワードに応じてその状態を保持する。ということは、一部のビット値が前の制御ワードと比べて変更されなくてもよい条件では、その対応するビット値は、再び転送され受信される必要がない。ということは、完全なデータワードの一部によって、また完全な制御ワードのすべてのビットが受信される前に、制御システムの出力値の更新をすでに実施することができる。一部のビット値の変更がより頻繁に行われる制御システムにおいて、出力値の更新が改善される。より頻繁に変わるビット値は通常下位のビット値であり、他の場合には、より頻繁に変わるビット値がシフトレジスタの入力に近接して見出されるようにデータワードが構成される。出力値を更新するのに必要な時間が低減されることに加えて、例えばコントローラやプロセッサのようなデータワード発生源から転送されなければならないデータビットの数が低減され、制御システムの出力値をより頻繁に更新することが可能になる。本発明の一実施形態によれば、可変書込み深度シフトレジスタの構成がイネーブルシフトレジスタを含み、これは、例えば入力シフトレジスタの入力に対する次のビットだけが更新されなければならない場合に、データワードを更新するために前記ビット値だけが可変書込み深度シフトレジスタの出力にラッチされるようにし、前記イネーブルシフトレジスタはさらに、更新されておらず、入力に対する次のビットだけをシフトレジスタにシフトするので誤っているかもしれない、入力レジスタ内のより深いところの誤ったビット値が可変書込み深度シフトレジスタの出力に発生しないようにする。変更される必要のないビット値の出力段は、以前の状態を保持する。可変書込み深度シフトレジスタの書込み深度は、制御システムの出力値又は出力信号を制御、あるいは更新するためにシリアルデータ発生源から供給される、いわゆる受信信号によって決定される。この受信信号は、データ転送の開始及び終止を示す２値信号であり、可変書込み深度シフトレジスタの出力での新たなデータワードへの更新をイネーブルし、イネーブルシフトレジスタをリセットする。このイネーブルシフトレジスタは、更新のための受信ビットの数を受信クロックパルスによってカウントする。本発明の前記実施形態によれば、イネーブルシフトレジスタは、完全なデータワードの長さに対応するいくつかのフリップフロップ及びＡＮＤゲートと、インバータによって実現される。その場合、イネーブルシフトレジスタと、シリアルデータを受信するための既知の入力シフトレジスタは、組み合わされて前記可変書込み深度シフトレジスタを形成する。

本発明の第２の実施形態によれば、カウンタが使用され、このカウンタは、可変書込み深度シフトレジスタでの出力のデータワードを更新するために受信ビット又は受信クロックパルスの数をカウントし、ラッチレジスタの対応する数のフリップフロップをデコーダによってイネーブルする。

本発明の特定の性質、並びに本発明の他の目的、利点、特徴、及び用途は、以下の実施形態の説明を添付の図面と併せ読めば明らかになるであろう。

本発明を、図面に示された例示的な実施形態を参照して、より詳細に説明する。

すべての図面を通して、同様の数字及び文字は同様の要素を示す。

実施形態を短く例示的なものにしておくために、４ビットのデータワードを用いた同等の例で本発明を示すが、当業者はその原理をより多くの、又は少ないビットを有するデータワード、及び対応する実施形態に適用することができるであろう。

例えば数値制御発振器のような既知の数値制御の制御システムでは、例えばコントローラやプロセッサのようなデータワード発生源から制御デバイスへのシリアルデータ転送が使用される。図１に示された回路図は、既知のシリアルイン／パラレルアウトのシフトレジスタを例として示し、このシフトレジスタは、図示されていないデータ発生源から図示されていない制御システムへの、シリアルデータ転送によって供給されるデータワードを一時的に保存するために使用される。シリアルイン／パラレルアウトのシフトレジスタ、すなわちいわゆる出力シフトレジスタは、シリアルデータをパラレルデータに変換し、そのようにしてシリアルデータ転送によってデータワード発生源から供給されたデータワードを復元する。レジスタという用語は、様々な具体的応用例に使用されることがあるが、すべての場合で、データを保持するために一貫性のあるユニットとして動作する一群のフリップフロップを指す。図１に例として示された実施形態によれば、４ビットデータワードの既知の出力レジスタがシフトレジスタ、及びいわゆるラッチレジスタによって形成される。このシフトレジスタはシリアルデータストリームを取り込み、それをパラレルデータバスに変換する。シリアルデータストリームは、３本のラインからなるシリアルデータバスによって供給され、このラインは、ラッチ信号すなわちいわゆるストローブ信号ＳＴ、データ信号Ｄａｔ、及びクロックパルス信号すなわちクロックＣＬを供給する。このクロックパルスＣＬは、データ信号Ｄａｔの、０又は１になることができるデータビットのほぼ中央で反転するようにデータ信号Ｄａｔに同期させなければならない。クロックＣＬが反転するごとに、入力にあるデータ信号Ｄａｔは、入力シフトレジスタの第１のフリップフロップＦＦ１にクロックに同期して書き込まれる。第１のフリップフロップＦＦ１にあったものは何であれ、第２のフリップフロップにラッチされる。第３のフリップフロップは、第２のフリップフロップの以前の状態と等しくなる、ということが繰り返される。この回路は図１に示されているように、入力シフトレジスタが４つのＤフリップフロップＦＦ１〜ＦＦ４を含み、それぞれが入力端子Ｄと、フリップフロップのシンボル内に三角形で示されたクロック入力端子とを有する。データ信号Ｄａｔは、第１のＤフリップフロップＦＦ１の入力端子Ｄに加えられ、ＤフリップフロップＦＦ１〜ＦＦ３の出力端子Ｑはそれぞれ、次のＤフリップフロップＦＦ２〜ＦＦ４の入力端子Ｄと接続されている。４つのＤフリップフロップＦＦ１〜ＦＦ４のクロック入力端子は互いに接続され、クロック信号ＣＬが前記入力端子に加えられる。クロックＣＬの立上がりごとに、シフトレジスタは、データ信号Ｄａｔを供給するデータラインからの値を読み出す。このデータ信号Ｄａｔは、ビットごとにシリアルイン／パラレルアウトシフトレジスタに送り込まれるが、その４ビットが１つのワードとして並列に、すべて同時にシフトアウトされる。このシフトアウトは、データワードのすべてのビットが入力シフトレジスタに送り込まれたときに起こる。その場合、シフトレジスタの、対応するＤフリップフロップＦＦ１〜ＦＦ４の出力端子Ｑでの状態Ｂ１〜Ｂ４がデータワードを表す。いわゆるラッチラインすなわちストローブラインからのストローブ信号によって、データワードは、シフトレジスタからラッチレジスタに転記され、それによってデータがシリアルデータからパラレルデータに変換される。図１によれば、ラッチレジスタは、４つのＤフリップフロップＦＦ９〜ＦＦ１２によって形成されており、このＤフリップフロップＦＦ９〜ＦＦ１２の各入力端子Ｄが、入力シフトレジスタの、対応するＤフリップフロップＦＦ１〜ＦＦ４の出力端子Ｑと接続され、ラッチレジスタの４つのＤフリップフロップＦＦ９〜ＦＦ１２のクロック入力端子が互いに接続され、ストローブ信号ＳＴを供給される。データ信号Ｄａｔが入力シフトレジスタによってシフトされる場合に、入力シフトレジスタのＤフリップフロップＦＦ１〜ＦＦ４の出力端子Ｑでの状態Ｂ１〜Ｂ４が変化するとき、出力端子Ｑでの前記状態Ｂ１〜Ｂ４は、次のデータワードが完全に受信され、入力シフトレジスタによって完全にシフトされるまで、前記ラッチレジスタによってラッチされる。ということは、ラッチレジスタのＤフリップフロップＦＦ９〜ＦＦ１２の出力端子Ｑの、データワードのビットを表す状態Ａ１〜Ａ４が、シフトレジスタにシリアル受信データ信号Ｄａｔが送り込まれる場合に保持され、次のデータワードが完全に受信された場合に更新される。図１に示された回路の、２進値の信号図が図３に示されている。データワードの状態Ａ１〜Ａ４が更新されるまでに必要な所要時間は、図３で１００ｎｓ〜８００ｎｓの時間スケールによって示されている。シリアル転送４ビットデータワードが使用される数値制御の制御システムでは、デジタルデータ信号Ｄａｔは、例えば音量制御などに適する１６ステップを与える００００〜１１１１とすることができる。データワード１０１０に相当するデータ信号Ｄａｔの送出が、図３に示されているように１００ｎｓの時間スケールのところで開始するものとされており、最も左のビットがいわゆる最上位のビットであり、これをシフトレジスタの末端までシフトしなければならない。クロックパルスＣＬは、データ信号Ｄａｔのデータビットのほぼ中央で反転するように、データ信号Ｄａｔと同期させなければならず、また、データワードに対する４つのクロックパルスＣＬが転送された後で、図１に示されたラッチレジスタに転送データワードをラッチするために、ストローブ信号ＳＴが、ほぼ１つのクロックパルスの期間０から１に反転する。ラッチレジスタのＤフリップフロップＦＦ９〜ＦＦ１２の出力端子Ｑの状態Ａ１〜Ａ４は、ストローブ信号ＳＴによって受信データワード１０１０に応じて１０１０に変化し、その結果、状態Ａ１が０に等しく、状態Ａ２が１に等しく、状態Ａ３が０に等しく、状態Ａ４が１に等しくなる。さらに、後続のデータワード１０１１の送出が、図３に示されているように５００ｎｓの時間スケールのところで開始するものとされており、その場合、ラッチレジスタのＤフリップフロップＦＦ９〜ＦＦ１２の出力端子Ｑの状態Ａ１〜Ａ４は、図３で垂直に配置された破線、及び楕円によって示されているように、７００ｎｓの時間スケールのところで１０１１に更新され、楕円はその時間での状態Ａ１〜Ａ４を囲んでいる。ということは、状態Ａ１だけが更新されなければならないのに、完全なデータワードが転送され、ストローブ信号ＳＴが出力された後で更新が行われる。例えば、４０ビットのシフトレジスタ長を有する数値制御発振器ＡＤ９８５０の場合のように、多数の１ビットデータによって表される長いデータワードの場合には、シフトレジスタへのデータワードの完全書込みにかなりの時間を要することが明らかである。さらに、このようなシステムでは、一部のビット値が他のビット値よりも頻繁に変わると予測できることも明らかである。

したがって、出力値の更新を改善するための、数値制御の制御システムにおけるシリアルデータ転送の構成及び方法を提供することが、本発明の一態様である。

この目的は、シリアルデータ転送の場合に、更新される必要のあるビットだけが転送されるようにして達成される。例えばコントローラやプロセッサのようなデータワード発生源の側では、前に送られたデータワードの内容、すなわち状態Ａ１〜Ａ４が分かっており、したがって、現在のデータワードのうち、シリアルパラレル変換後に確実に現在のデータワードがもたらされるように更新されなければならないビットを決定することが可能である。これは、シフトレジスタの第１のフリップフロップＦＦ１の状態Ｂ１だけが変更されなければならない場合、データワードの対応するビットだけが、ラッチレジスタによって転送されラッチされればよいことを意味する。したがって、ラッチレジスタの状態Ａ１〜Ａ４によって更新済みデータワードを出力シフトレジスタが供給するように、受信信号ＲＮと呼ばれる修正ストローブ信号ＳＴが状態Ｂ１をラッチするために使用される。前記受信信号ＲＮは、通常ストローブ信号ＳＴ用に使用されデータワード発生源によって提供されるラインを介して供給され、このデータワード発生源は、データワードを更新するために転送されなければならないビットの数に応じて、前記受信信号ＲＮを発生する。一実施形態における前記方法を示す信号図が、図４に示されている。図３と比較できるように、データワード１０１０に相当するデータ信号Ｄａｔの送出がやはり、１００ｎｓの時間スケールのところで開始するものと仮定されている。図３のストローブ信号ＳＴと異なり、図４の受信信号ＲＮは、データ転送の開始のところで１から０に変わり、データワードをラッチする場合に０から１に変わる。図３及び図４のデータ信号Ｄａｔ及びクロック信号ＣＬは、互いに対応している。図３に示されているように、シフトレジスタの入力に対する次のビットの状態、及びラッチレジスタの対応するフリップフロップだけが、更新済みデータワードをラッチレジスタの出力端子部で供給するために更新されなければならない。したがって、本発明によれば、データワードの前記ビット、及び対応する受信信号ＲＮだけがシリアルで転送される。シフトレジスタの第１のフリップフロップＦＦ１の変更された状態は、受信信号ＲＮによってラッチされ、その結果、従来技術のシリアルイン、パラレルアウト、すなわちいわゆる出力シフトレジスタと比べて、更新済みデータワードが出力レジスタの出力端子にずっと早く存在するようになる。この状態は、図４のほぼ５５０ｎｓの時間スケール値のところに垂直に配置された破線、及び状態Ａ１〜Ａ４を囲む楕円によって示されている。ということは、以前の制御ワードと比べて一部のビット値が変更されなくてもよい条件では、その対応するビット値は再度転送され、受信される必要がなく、制御システムの出力値の更新を、完全な制御ワードすなわちデータワードのすべてのビットが受信される前にすでに実行することができ、また、出力シフトレジスタのデータワードすなわち出力値をより頻繁に更新することができる。前記効果は、データワードの長さ、及びシフトレジスタの、入力部に近接するより頻繁に変わるビット値の発生に伴って増大する。より頻繁に変わるビット値又はビットの状態は、通常下位のビット値であり、他の場合については、より頻繁に変わるビット値がシフトレジスタの入力に近接して発生するように、データワードのビットを配列することができる。前記方法は、可変書込み深度シフトレジスタによって実現され、データワードのより頻繁に変わるビット値が、シフトレジスタの入力に近接して配列され、このシフトレジスタは、いわゆる受信信号ＲＮである修正ストローブ信号ＳＴによって制御される。

可変書込み深度シフトレジスタの実施形態が、図２及び図７に示されている。図２に示された第１の実施形態によれば、可変書込み深度シフトレジスタの構成は、シフトレジスタ及びラッチレジスタに加えて、ラッチレジスタのフリップフロップＦＦ９〜ＦＦ１２のクロック入力部を制御するイネーブルシフトレジスタを含む。ラッチレジスタのフリップフロップＦＦ９〜ＦＦ１２の前記クロック入力部、及びストローブ信号ＳＴ以外は、可変書込み深度シフトレジスタの回路図は、既知のシリアル／パラレル、すなわちいわゆる出力シフトレジスタに対応する。可変書込み深度シフトレジスタの前記実施形態内のイネーブルシフトレジスタは、完全なデータワードの長さに対応する数のＤフリップフロップＦＦ５〜ＦＦ８及びＡＮＤゲートＵ１〜Ｕ４と、２つのインバータＩ１及びＩ２を含む。イネーブルシフトレジスタのＤフリップフロップＦＦ５〜ＦＦ８のクロック入力、出力端子Ｑ及び入力端子Ｄは、標準的なシフトレジスタから分かるように接続されるが、イネーブルシフトレジスタの第１のＤフリップフロップＦＦ５の入力には、第１のインバータＩ１を介して受信信号ＲＮが供給され、この受信信号ＲＮはまた、ＡＮＤゲートＵ１〜Ｕ４それぞれの一方の入力にも加えられる。ＡＮＤゲートＵ１〜Ｕ４の他方の入力端子は、ＤフリップフロップＦＦ５〜ＦＦ８の対応する出力端子Ｑと接続され、前記ＡＮＤゲートＵ１〜Ｕ４の出力端子は、ラッチレジスタのＤフリップフロップＦＦ９〜ＦＦ１２のクロック入力を供給する。さらに、イネーブルシフトレジスタのＤフリップフロップＦＦ５〜ＦＦ８のリセット入力端子ＣＬＲは、互いに接続され、転送時間の理由から、第１のインバータＩ１の出力端子に付けられた第２のインバータＩ２を介して受信信号ＲＮを供給される。前記イネーブルシフトレジスタは、例えば入力シフトレジスタの入力に対する次の、第１のＤフリップフロップＦＦ１、ＦＦ２の状態Ｂ１及びＢ２だけが更新されなければならない場合に、そのデータワードを更新するために前記状態Ｂ１及びＢ２だけが可変書込み深度シフトレジスタの出力にラッチされ、前記イネーブルシフトレジスタがさらに、入力に対する次の各ビットだけをシフトレジスタにシフトすることによって生じ得る、残りのＤフリップフロップＦＦ３、ＦＦ４の誤った状態Ｂ３、Ｂ４が可変書込み深度シフトレジスタの出力に発生しないようにする。可変書込み深度シフトレジスタを用いて制御システムの出力値を更新する数値制御の制御システムでの、シリアルデータ転送の２進値の詳細による信号図が図５に示されている。図５の信号図は、図４に示された図と同じ想定に基づいており、イネーブルレジスタの挙動を示す。受信信号ＲＮを０に反転することで、データワード発生源からのデータワード１０１０のシリアルデータ転送が開始し、この受信信号ＲＮによって、すべてのＡＮＤゲートＵ１〜Ｕ４が、ラッチレジスタのクロック入力へのイネーブル信号ＥＮ１〜ＥＮ４の転送を遮断し、すべてのＤフリップフロップＦＦ５〜ＦＦ８が、そのリセット入力ＣＬＲによってリセットされる。同時に、反転されイネーブルレジスタの第１のＤフリップフロップＦＦ５に加えられる受信信号ＲＮが前記低レベルであるので、１に対応する高レベルが、イネーブルレジスタの前記第１のＤフリップフロップＦＦ５の入力に加えられる。ＤフリップフロップＦＦ１〜ＦＦ１２は、エッジトリガフリップフロップであり、Ｄフリップフロップの出力Ｑは、クロック信号ＣＬのクロックエッジの非常に短い時間中に入力Ｄに加えられている信号だけに従う。これは、データワードのビットのレベルすなわち状態、並びに第１のＤフリップフロップＦＦ５の入力Ｄに加えられる信号は、クロック信号ＣＬの立上がりで、対応するフリップフロップの出力Ｑに現われることを意味する。図５に示されているように、Ｂ１の状態と、イネーブルシフトレジスタの第１のＤフリップフロップＦＦ５の出力Ｑの状態であるＥＮ１の状態とがそれぞれ、高及び１に変わる。次のクロックパルスＣＬで、Ｂ１及びＥＮ１の状態は、入力シフトレジスタの第２のＤフリップフロップＦＦ２、及びイネーブルシフトレジスタの第２のＤフリップフロップＦＦ６によってシフトされ、データワードの次のビット状態０が、入力シフトレジスタの第１のＤフリップフロップＦＦ１に送り込まれる。Ｂ１の状態が０に変わり、Ｂ２及びＥＮ２の状態が高に変わり、ＥＮ１の状態は高のままである。第３及び第４のクロックパルスＣＬは、その対応する状態を両方のレジスタによってシフトし、その結果、第４のクロックパルスで、状態Ｂ４〜Ｂ１が受信データワード１０１０に対応し、イネーブルシフトレジスタのすべての出力Ｑが高すなわちイネーブルの状態ＥＮ１〜ＥＮ４を有するようになる。データワードを受信後、受信信号ＲＮが高に変わり、その結果として、ＡＮＤゲートＵ１〜Ｕ４は立上がり信号を供給し、この信号は、ＤフリップフロップＦＦ９〜ＦＦ１２の出力Ｑの状態Ａ１〜Ａ４が受信データワードと対応するように、ラッチレジスタをアクティブ化する。さらに、変化した受信信号ＲＮは、イネーブルシフトレジスタのすべてのＤフリップフロップＦＦ５〜ＦＦ８をリセットする。データワードの、入力シフトレジスタの入力まで最大の距離があるビットもその状態を変えるこの場合には、シリアル／パラレルレジスタの出力を更新するのに、所要時間Ｔ１が必要とされる。しかし、後続のデータワードが例えば１０１１である場合には、以前の受信データワード１０１０と比べて、入力レジスタの第１のＤフリップフロップＦＦ１の状態Ｂ１、すなわちこの場合、最下位のビットの変更だけが必要とされる。この変更は、例えば図２に示された可変書込み深度シフトレジスタによって実行することができる。図５の５００ｎｓの時間スケールのところに示されているように、受信信号ＲＮの０への変化で、図示されていないデータ発生源からのデータ転送が開始する。しかし、以前に送られたデータワードとの差異がデータ発生源の側で分かっているので、シフトレジスタの、この場合には最下位のビットである間際の入力、及び受信信号ＲＮ、並びにデータ発生源から送られる必要のあるビットの数に対応する数のクロックパルスＣＬだけが、前記データ発生源から供給されることになる。入力シフトレジスタの第１のＤフリップフロップＦＦ１の出力Ｑの状態Ｂ１、並びにイネーブルシフトレジスタ第１のＤフリップフロップＦＦ５の出力Ｑの状態ＥＮ１が、送出クロックパルスＣＬで高に変わり、受信信号ＲＮの高への変化で、入力シフトレジスタの第１のＤフリップフロップＦＦ１の出力Ｑの状態Ｂ１だけがラッチレジスタにラッチされる。というのは、イネーブルシフトレジスタの第１のＤフリップフロップＦＦ５の状態ＥＮ１だけが高であるからである。ということは、データワード１０１１の４ビットのうちの１ビットを送出するだけで、可変書込み深度シフトレジスタの出力が、シリアル／パラレルシフトレジスタの出力で所望のデータワードに更新される。図３〜図５の楕円で囲まれた状態Ａ１〜Ａ４は同じであり、より短い時間Ｔ２で達している。１ビットだけが入力シフトレジスタに送り込まれたために、シリアル／パラレルシフトレジスタの出力でのデータワードが新たなデータワードに更新された後では、状態Ｂ１〜Ｂ４は、ラッチレジスタの状態Ａ１〜Ａ４と一致せず、これは、既知のシリアル／パラレルシフトレジスタと比べて普通ではない。したがって、次のデータワード、すなわち一部分だけが送出されたデータワードが到着する場合に、入力シフトレジスタの状態Ｂ１〜Ｂ４に対応する変則的なデータワードによって何が起こるかが興味深い。その挙動は図６に示されており、この図は約５５０ｎｓの時間スケール値まで、図５に示された信号図と同じである。次のデータワードが１０１０であると仮定する。この場合も、入力シフトレジスタの最も間際の入力のビットだけが、入力シフトレジスタの第１のＤフリップフロップＦＦ１の出力Ｑの状態Ｂ１を変化させ、イネーブルシフトレジスタは、入力シフトレジスタのＤフリップフロップＦＦ２〜ＦＦ４の状態Ｂ２〜Ｂ４が、ラッチレジスタの出力にもたらされるべきデータワードを混同しないようにする。この状態Ｂ２〜Ｂ４は、入力シフトレジスタの入力から遠く離れた更新されなくてもよいデータワードの各ビットと関連付けられている。前記更新もまた、所要時間Ｔ２と同程度の短い時間Ｔ３を必要とするだけである。図６は、シリアルデータ転送を用いた数値制御の制御システムにおいて、制御システムの出力値を更新するための所要時間が短くなることに加えて、更新をより頻繁に実行でき、また、例えばＤＤＳシンセサイザＡＤ９８５０のようなシリアルロードモードの数値制御の制御システムにおいて、制御システムの出力値を更新するために完全なデータワードを転送するシステムと比べて、その所望の更新がより早く又は高速で実行されることを示す。

第１の実施形態に加えて、シリアルロードモードで３本のラインによって制御システムの出力値を更新するための、可変書込み深度シフトレジスタの第２の実施形態が図７に示されている。図７に示された実施形態による、制御システムの出力値を更新するための数値制御の制御システムでの改善されたシリアルデータ転送のための可変書込み深度シフトレジスタの回路図は、第１の実施形態のイネーブルシフトレジスタの代わりに、カウンタＺ１、及びデコーダＤＥＣを含む。前の実施形態と同様に、ラッチレジスタのＤフリップフロップＦＦ９〜ＦＦ１２の各クロック入力端子は、ＡＮＤゲートＵ１〜Ｕ４の出力端子に接続され、ＡＮＤゲートＵ１〜Ｕ４の一方の入力端子それぞれに上述の受信信号ＲＮが供給される。ＡＮＤゲートＵ１〜Ｕ４の他方の入力端子それぞれには、デコーダＤＥＣの出力Ｄ１〜Ｄ４が別々に加えられる。このデコーダＤＥＣは、その入力端子Ｓ０〜Ｓ２を介してカウンタＺ１の出力端子Ｃ０〜Ｃ２に接続される。カウンタＺ１は、インバータＩ３を介した受信信号ＲＮによってイネーブル、又はディスエーブルされ、ＤフリップフロップＦＦ１〜ＦＦ４によって形成される入力シフトレジスタへのビット書込み中に、クロックパルスＣＬの数をカウントする。カウンタＺ１は２進カウンタであり、デコーダＤＥＣは、下記の表に従って出力信号Ｄ１〜Ｄ４を供給する。

それによって、第１の実施形態と同様に、新たなデータワードを形成するために変更されなければならないビットの数に対応する、入力レジスタのＤフリップフロップＦＦ１〜ＦＦ４の状態Ｂ１〜Ｂ４だけが、ラッチレジスタの出力にラッチされるようになる。ということは、データ転送が終了し、可変書込み深度シフトレジスタの出力のデータワードを更新するとき、その数のビットが入力シフトレジスタにクロックと同期して書き込まれると同時に、可変書込み深度シフトレジスタが、ラッチレジスタの対応する数の出力端子をイネーブラＥＮ１〜ＥＮ４によってイネーブルする。変更される必要のないビット値に対する可変書込み深度シフトレジスタの出力段は、以前の状態を保持する。

可変書込み深度シフトレジスタは、制御システムの出力値を更新するために、数値制御の制御システムでシリアルデータ転送に使用され、その書込み深度が、所望のデータワードを前記可変書込み深度シフトレジスタの出力部で供給するために変更されなければならずかつ前記可変書込み深度シフトレジスタの入力シフトレジスタの入力まで最大の距離がある、データワードのビットによって決まる。以前のデータワードから現在のデータワードを形成するために変更されなければならないビットの数は、データ発生源の側で決定され、発生源から可変書込み深度シフトレジスタへの前記ビットの転送の開始及び終止は、ストローブ信号ＳＴに取って代わる受信信号ＲＮによって対応するライン上に示される。この受信信号ＲＮは２値信号であり、データ発生源から可変書込み深度シフトレジスタへのデータ転送の開始及び終止を示し、また、データ転送の終止時に、可変書込み深度シフトレジスタの出力でのデータワードの更新をイネーブルする。ここで説明した実施形態は、４ビットデータワードの場合の例としてのみ記載されており、当業者は、データワードの最大長に適合した他の実施形態を実現することができ、データワードのビットの好ましい順序は、より頻繁に変わるビット値が可変書込み深度シフトレジスタの入力シフトレジスタの入力の近くに配列されるように選択される。図面中のＤフリップフロップに使用されたシンボルは、不使用の反転出力端子Ｑを示し、また、Ｄフリップフロップの入力端子ＳＥＴ又は入力クリア端子ＣＬＲへの接続が示されていない場合には、前記入力端子は、適切な論理レベルへの接続によってディスエーブルされる。しかし、当業者は、本発明の範囲内にとどまるフリップフロップの他の実施形態を実現することができる。

本発明をその２つの特定の実施形態に即して示し説明してきたが、当業者には理解されるように、本発明の精神及び範囲から逸脱することなく、その形状及び細部に上記その他の様々な変更、省略、及び追加を加えることができる。

制御システムの出力値を更新する数値制御の制御システムにおける、シリアルデータ転送の既知の構成の回路図である。制御システムの出力値を更新する数値制御の制御システムにおける、改善されたシリアルデータ転送のための可変書込み深度シフトレジスタの第１の実施形態の回路図である。制御システムの出力値を更新する数値制御の制御システムにおける、既知のシリアルデータ転送の２進値の信号図である。可変書込み深度シフトレジスタを用いて制御システムの出力値を更新する数値制御の制御システムにおける、シリアルデータ転送の２進値の信号図である。可変書込み深度シフトレジスタを用いて制御システムの出力値を更新する数値制御の制御システムにおける、シリアルデータ転送の２進値の信号図である。可変書込み深度シフトレジスタを用いて、一定の長さの制御ワードを使用することによってできるだけ頻繁に制御システムの出力値を更新する数値制御の制御システムにおける、シリアルデータ転送の２進値の信号図である。制御システムの出力値を更新する数値制御の制御システムにおける、改善されたシリアルデータ転送のための可変書込み深度シフトレジスタの第２の実施形態の回路図である。

符号の説明

ＲＮ受信信号
Ｄａｔデータ信号
ＣＬクロックパルス
ＦＦ１〜ＦＦ４Ｄフリップフロップ、入力シフトレジスタ
ＦＦ５〜ＦＦ８Ｄフリップフロップ、イネーブルシフトレジスタ
ＦＦ９〜ＦＦ１２Ｄフリップフロップ、ラッチレジスタ
Ｉ１インバータ
Ｉ２インバータ
Ｕ１〜Ｕ４ＡＮＤゲート
Ａ１〜Ａ４状態
Ｂ１〜Ｂ４状態
ＥＮ１〜ＥＮ４イネーブラ

Claims

数値制御による制御システムの出力値を更新するために該制御システムでシリアルデータ転送する方法であって、前記制御システムの出力値を更新するために可変書込み深度シフトレジスタが使用され、該可変書込み深度シフトレジスタの書込み深度が、当該シフトレジスタの出力部において更新されたデータワードを供給するために、変更されなければならずかつ前記可変書込み深度シフトレジスタの入力シフトレジスタの入力まで最大の距離がある、データワード内のビット値の位置に応じたものであることを特徴とする方法。
前記可変書込み深度シフトレジスタが、変更されなければならずかつ前記可変書込み深度シフトレジスタの入力シフトレジスタの入力まで最大の距離がある、データワード内のビット値の位置に従っていくつかのビットだけを受信することを特徴とする請求項１に記載の方法。
データワードのビットの位置が、前記可変書込み深度シフトレジスタの入力シフトレジスタの入力に近接して、より頻繁に変わるビット値が配置されるように選択されることを特徴とする請求項１に記載の方法。
受信信号（ＲＮ）が、データ発生源からのビットのシリアルデータ転送の開始及び終止を決定するために使用されて、以前のデータワードからデータワードを更新し、前記データワードすなわち前記制御システムの出力値を更新するために変更されなければならない制御ワードのビット値の更新を、前記可変書込み深度シフトレジスタの出力部でイネーブルすることを特徴とする請求項１に記載の方法。
制御システムの出力値を更新するために、数値制御の制御システムでシリアルデータ転送する装置であって、データ発生源から可変書込み深度シフトレジスタへのデータ転送が終了したときに前記可変書込み深度シフトレジスタのラッチレジスタのいくつかの出力の更新をイネーブルする前記可変書込み深度シフトレジスタを含み、いくつかの出力が、前記可変書込み深度シフトレジスタの出力での出力値すなわちデータワードを以前の出力値すなわちデータワードから更新するために、また、前記可変書込み深度シフトレジスタの前記出力部で更新された出力値すなわちデータワードを供給するために変更されなくてよいデータワードのビット値を前記可変書込み深度シフトレジスタの前記出力部で保持するために、前記可変書込み深度シフトレジスタの入力シフトレジスタにビット値を書き込む受信クロックパルス（ＣＬ）の数に対応することを特徴とする装置。
前記可変書込み深度シフトレジスタが、入力シフトレジスタ、ラッチレジスタ、及びイネーブルシフトレジスタを含み、前記イネーブルシフトレジスタが、データワードの、前記入力レジスタの入力部に近接する一部のビットだけが所望のデータワードを形成するために更新されなければならない場合に、前記ビット値だけが、前記データワードを更新するために前記ラッチレジスタによって前記可変書込み深度シフトレジスタの出力にラッチされるようにし、また、前記入力レジスタの後段の更新されていないビット値が前記可変書込み深度シフトレジスタの前記出力に発生しないようにすることを特徴とする請求項５に記載の装置。
前記可変書込み深度シフトレジスタが、入力シフトレジスタ、ラッチレジスタ、カウンタ（Ｚ１）、及びデコーダ（ＤＥＣ）を含み、前記デコーダが、データワードの、前記入力レジスタの入力部に近接する一部のビットだけが所望のデータワードを形成するために更新されなければならない場合に、前記ビット値だけが、前記データワードを更新するために前記ラッチレジスタによって前記可変書込み深度シフトレジスタの出力にラッチされるようにし、また、前記入力レジスタの後段の更新されていないビット値が前記可変書込み深度シフトレジスタの出力に発生しないようにすることを特徴とする請求項５に記載の装置。
前記入力シフトレジスタがシリアルデータ受信シフトレジスタであり、前記ラッチレジスタが、前記入力シフトレジスタに少なくとも１つのビット値を送り込むために受信されたクロックパルス（ＣＬ）の数に従って前記入力シフトレジスタのいくつかの出力を前記可変書込み深度シフトレジスタの出力にラッチするために、第１の入力が受信信号（ＲＮ）を供給するラインに接続され、第２の入力端子がイネーブラ（ＥＮ１〜ＥＮ４）の出力端子に接続されたＡＮＤゲート（Ｕ１〜Ｕ４）の出力にそれぞれ接続されたクロック入力を有することを特徴とする請求項５に記載の装置。
シリアルデータ受信入力シフトレジスタ、ラッチレジスタ、及び前記可変書込み深度シフトレジスタの書込み深度を決定するために前記入力シフトレジスタに送り込まれるクロックパルス（ＣＬ）又はビット値の数をカウントし、前記ラッチレジスタの対応する数の段の状態を更新し、また前記ラッチレジスタの残りの段の状態を保持するイネーブラ（ＥＮ１〜ＥＮ４）を含むことを特徴とする可変書込み深度シフトレジスタ。
制御システムの出力値を更新するために数値制御の制御システムでシリアルデータ転送する方法であって、前記更新された出力値を形成するためにシリアルデータ転送によって更新されなければならない、データワードのいくつかのビットだけが可変書込み深度シフトレジスタに転送されることを特徴とする方法。