KR20070066953A

KR20070066953A - 제어 시스템의 출력 값을 업데이트 하기 위해 수치적으로제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법및 장치

Info

Publication number: KR20070066953A
Application number: KR1020060131918A
Authority: KR
Inventors: 프리드헬름 쭈커
Original assignee: 톰슨 라이센싱
Priority date: 2005-12-22
Filing date: 2006-12-21
Publication date: 2007-06-27
Also published as: JP4980703B2; EP1801701A1; DE602006008565D1; CN1987702A; KR101322767B1; CN1987702B; JP2007172628A; US20070162155A1; US7423563B2

Abstract

본 발명은 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 하는 것에 관한 것이다. 가변 기록 깊이 시프트 레지스터는, 출력 값이 더 짧은 시간에 업데이트되고 보다 빈번히 업데이트될 수 있도록 직렬 데이터 전송을 통해 업데이트된 출력 값을 형성하도록 업데이트되어야 하는 데이터 워드의 비트 수만이 가변 기록 깊이 시프트 레지스터로 전송되는방식으로 제어 시스템의 출력 값을 업데이트하는데 사용된다. 가변 기록 깊이 시프트 레지스터는 긴 데이터 워드와 시프트 레지스터가 직렬 데이터 전송을 통해 출력 값을 업데이트하는데 사용되는 수치적으로 제어되는 제어 시스템에 적용가능하다.

Description

제어 시스템의 출력 값을 업데이트 하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법 및 장치{SERIAL DATA TRANSFER IN A NUMERICALLY CONTROLLED CONTROL SYSTEM TO UPDATE AN OUTPUT VALUE OF THE CONTROL SYSTEM}

도 1은 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 알려진 장치의 회로도.

도 2는 제어 시스템의 출력 값을 업데이트 하기 위해 수치적으로 제어되는 제어 시스템에서 개선된 직렬 데이터 전송을 위한 가변 기록 깊이 시프트 레지스터의 회로도에 대한 제 1 실시예를 도시하는 도면.

도 3은 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 알려진 직렬 데이터 전송의 이진 값의 신호도를 도시하는 도면.

도 4는 가변 기록 깊이 시프트 레지스터를 갖는 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송의 이진 값의 신호도를 도시하는 도면.

도 5는 가변 기록 깊이 시프트 레지스터를 갖는 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송의 이진 값의 신호도를 도시하는 도면.

도 6은 일정 길이를 가지는 제어 워드를 사용하여 가능한 한 보다 빈번히 가변 기록 깊이 시프트 레지스터를 갖는 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송의 이진 값의 신호도를 도시하는 도면.

도 7은 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 개선된 직렬 데이터 전송을 위한 가변 기록 깊이 시프트 레지스터의 회로도에 대한 제 2 실시예를 도시하는 도면.

<도면 주요 부분에 대한 부호의 설명>

FF1 내지 FF12 : 플립플롭 U1 내지 U4 : 앤드 게이트

Z1 : 카운터 DEC : 디코더

본 발명은 제어 시스템의 출력 값이 직렬로 수신되는 제어 워드에 의하여 업데이트되는 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송에 관한 것이다. 특별히 데이터 워드의 일부 비트 값의 변경이 보다 빈번히 발생하는 제어 시스템에서 제어 시스템의 출력 값이 더 빠르고 더 빈번히 업데이트된다.

특별히 집적 회로를 위해 적은 수의 제어 라인이나 적은 수의 핀이나 신호가 사용되어야 하는 경우, 제어기나 프로세서로부터 디지털 제어 디바이스로 직렬 데 이터 전송을 하기 위해 디지털 제어 디바이스에 시프트 레지스터(shift register)를 사용하는 것은 이미 알려져 있다. 이 직렬 데이터 전송은 병렬 데이터 전송에 비해 더 느린데, 그 이유는 제어 값을 나타내는 데이터 워드가 1-비트 데이터를 시프트 레지스터로 이동시키는 클록 신호의 후속하는 상승 에지(rising edge)에 의하여 전송되어야 하기 때문이다. 제어 시스템의 출력 값을 업데이트하기 위해서는 완전한 제어 워드나 데이터 워드가 전송되고 수신되어야 한다. 긴 데이터 워드가 다수의 1-비트 데이터에 의해 표시되는 경우, 데이터 워드를 시프트 레지스터에 완전히 기록하는 것은 상당한 시간을 소요한다. 한편, 직접 디지털 합성 기술은, 예를 들어, 40비트의 시프트 레지스터 길이를 가지고 125MHz의 기준 클록이 인가되는 경우 0.0291 Hz의 출력 주파수 해상도를 허용하는, 아날로그 디바이스(Analog Devices)사에 의해 제조되는 수치적으로 제어되는 발진기 AD9850과 같은 보다 신속하고 정밀한 제어 디바이스를 제공한다. 출력 주파수는 초당 최대 23×10⁶(million)의 새로운 주파수의 속도로 디지털로 변경될 수 있다. 이 AD9850은 병렬 또는 직렬 모드에서 부하 인가될 수 있는 40-비트 레지스터를 포함한다. 직렬 부하 모드에서 클록 신호의 후속하는 상승 에지는 프로그래밍 정보의 40개의 비트를 통해 하나의 핀에 대해 1-비트 데이터를 이동시킨다. 40개의 비트가 이동된 후에, 제어 디바이스에 의해 제공되는 출력 주파수나 위상을 업데이트하기 위해 주파수 업데이트 펄스가 요구된다. 이것은 큰 시프트 레지스터가 사용되는 경우 완전히 기록하는 것(complete writing)이 제어 시스템의 출력 값을 업데이트하는데 상당한 시간이 소 요될 수 있다는 것을 의미한다.

본 발명의 일 측면은, 직렬 데이터 전송 모드를 떠나거나 클록 주파수를 증가시키는 일 없이 제어 워드의 일부 비트 값의 변경이 보다 빈번히 발생하는 제어 시스템에서 출력 값의 업데이트를 개선시키기 위해 수치적으로 제어되는 제어 시스템에서의 직렬 데이터 전송을 위한 장치 및 방법을 제공하는 것이다.

본 목적은 독립 청구항에 명시된 특징에 의하여 달성된다. 유리한 실시예는 종속 청구항에 명시된다.

본 발명의 일 측면은 직렬 데이터 전송을 사용하고 일부 비트 값이 다른 비트 값보다 보다 빈번히 변경되는 수치적으로 제어되는 제어 시스템에서 조정된 출력 값을 업데이트하는데 드는 시간을 저감시키는 것이다. 이 제어 시스템은 유사한 클록 주파수 뿐만 아니라 직렬 데이터 전송에 일반적으로 필요한 3개의 라인만을 사용한다. 특별히 일부 비트 값이 보다 빈번히 변경되는 디지털 또는 수치적으로 제어되는 제어 시스템에서, 제어 시스템의 출력 값은 직렬 데이터 전송이 제어 시스템의 출력 값을 제어하는데 사용되더라도 더 신속히 업데이트될 수 있다.

본 발명의 일 측면은 시프트 레지스터의 입력에 인접한 비트 값만이 변경되어야 하는 경우에 완전한 데이터 워드가 수신될 때까지 기다려야만 하는 것을 회피하기 위해 직렬 데이터 전송을 통해 새로운 데이터 워드를 형성하도록 업데이트될 필요가 있는 비트만을 업데이트하는 것이다.

이것은 보다 빈번히 변경되는 비트 값이 시프트 레지스터의 입력에 인접하게 배열되고 시프트 레지스터가 보정된 스트로브 신호에 의해 제어되는 가변 기록 깊이 시프트 레지스터에 의해 달성된다. 완전한 데이터 워드를 수신한 후 시프트 레지스터의 출력 신호들이 제어 시스템의 출력 값을 업데이트하는 것을 인에이블하는데 잘 알려진 스트로브 신호를 사용하는 대신에 보정된 스트로브 신호나 소위 수신 신호가 사용된다. 이 수신 신호는 데이터 전송의 시작과 종료를 결정하며 인수되어야 하는 제어 워드의 비트 값의 업데이트를 인에이블한다. 1 비트 데이터가 입력으로부터 시프트 레지스터를 통해 종단까지 완전히 이동되고 이 시프트 동작이 완전히 전송된 제어 워드를 요구하는 표준 시프트 레지스터와는 반대로, 이전에 수신된 데이터 워드에 비해 변경되지 않는 가변 기록 깊이 시프트 레지스터의 출력은 이전에 수신된 데이터 워드에 따라 그 상태를 유지한다. 이것은 일부 비트 값이 이전의 제어 워드에 비해 변경될 필요가 없는 상태에서는 대응하는 비트 값이 다시 전송되고 수신될 필요가 없다는 것을 의미한다. 이것은 완전한 제어 워드의 모든 비트들이 수신되기 전에 제어 시스템의 출력 값의 업데이트가 완전한 데이터 워드의 일부에 의해 이미 수행될 수 있다는 것을 의미한다. 일부 비트 값의 변경이 보다 빈번히 발생하는 제어 시스템에서 출력 값을 업데이트하는 것이 개선될 수 있다. 보다 빈번히 변경되는 비트 값은 통상적으로 더 낮은 비트 값이며 다른 경우에 데이터 워드는 보다 빈번히 변경되는 비트 값이 시프트 레지스터의 입력에 인접하여 발생하는 방식으로 구성된다. 출력 값을 업데이트하는데 요구되는 시간이 저감되는 이외에, 예를 들어 제어기나 프로세서와 같은 데이터 워드 소스로부터 전송되어야 하는 데이터 비트의 수가 저감될 수 있으며 제어 시스템의 출력 값을 보다 빈번히 업 데이트하는 것이 가능하다.

본 발명의 일 실시예에 따라 가변 기록 깊이 시프트 레지스터의 장치는 인에이블 시프트 레지스터(enable shift register)를 포함하며, 이 인에이블 시프트 레지스터는 예를 들어 입력 시프트 레지스터의 입력에 인접한 비트만이 업데이트 되어야 하는 경우 상기 비트 값만이 데이터 워드를 업데이트하기 위해 가변 기록 깊이 시프트 레지스터의 출력에 래치되는 것을 보장하며 나아가 상기 인에이블 시프트 레지스터는 업데이트되지 않고 입력에 인접한 비트만을 시프트 레지스터로 이동시키는 것으로 인해 잘못될 수 있는 입력 레지스터 내 더 깊은 곳에서 잘못된 비트 값이 가변 기록 깊이 시프트 레지스터의 출력에 발생하는 것을 회피하는 것을 보장한다. 변경될 필요가 없는 비트 값을 위한 출력 단(output stage)은 이전의 상태를 유지한다. 가변 기록 깊이 시프트 레지스터의 기록 깊이는 제어 시스템의 출력 값이나 출력 신호를 제어하거나 업데이트하기 위해 직렬 데이터 소스로부터 제공된 소위 수신 신호에 의해 결정된다. 이 수신 신호는, 데이터 전송의 시작과 종료를 나타내며 가변 기록 깊이 시프트 레지스터의 출력에 새로운 데이터 워드에 대한 업데이트를 인에이블하며, 업데이트를 위해 수신된 비트의 수를 수신된 클록 펄스를 통해 카운트하는 인에이블 시프트 레지스터를 리셋하는 이진 신호(binary signal)이다.

본 발명의 상기 실시예에 따라, 인에이블 시프트 레지스터는 완전한 데이터 워드의 길이에 대응하는 수의 플립플롭과 앤드 게이트와, 및 인버터에 의해 실현된다. 인에이블 시프트 레지스터와, 직렬 데이터를 수신하기 위한 알려진 입력 시프 트 레지스터는 결합되어 상기 가변 기록 깊이 시프트 레지스터를 형성한다.

본 발명의 제 2 실시예에 따라, 카운터가 사용되며, 이 카운터는 수신된 비트나 클록 펄스의 수를 카운트하며 가변 기록 깊이 시프트 레지스터의 출력에 있는 데이터 워드를 업데이트하기 위해 디코더를 통해 래치 레지스터의 대응하는 수의 플립플롭을 인에이블 시킨다.

본 발명의 상기 특성과 본 발명의 다른 목적, 잇점, 특징 및 사용은 첨부 도면과 연계하여 취해진 이하 실시예의 상세한 설명으로부터 보다 명확해 질 것이다.

본 발명은 도면에 예시된 예시적인 실시예를 참조하여 보다 상세히 설명된다.

동일한 참조 번호와 문자는 도면 전체에 걸쳐 동일한 요소를 나타낸다.

실시예를 간단하고 도식적으로 유지하기 위해, 본 발명은 4비트 데이터 워드를 갖는 유사한 예에 의해 예시될 것이며 이 기술 분야에 숙련된 자라면 더 많은 비트나 더 적은 비트를 가지는 데이터 워드와 대응하는 실시예에 이 원리를 적용할 수 있을 것이다.

예를 들어 수치적으로 제어되는 발진기와 같은 알려진 수치적으로 제어되는 제어 시스템에서, 예를 들어 제어기나 프로세서와 같은 데이터 워드 소스로부터 제어 디바이스로 직렬 데이터 전송이 사용된다. 도 1에 예시된 회로도는 예시적으로 알려진 직렬-입력/병렬-출력 시프트 레지스터를 도시하며, 이 시프트 레지스터는 미도시된 데이터 소스로부터 미도시된 제어 시스템으로 직렬 데이터 전송을 통해 제공되는 데이터 워드를 일시적으로 저장하는데 사용된다. 직렬-입력/병렬-출력 시프트 레지스터나 소위 출력 시프트 레지스터는 직렬 데이터를 병렬 데이터로 변환하며 이러한 방식으로 데이터 워드 소스로부터 직렬 데이터 전송을 통해 제공된 데이터 워드를 복구한다. 레지스터(register)라는 용어는 다양한 특정 어플리케이션에 사용될 수 있으나, 모든 경우에 이 용어는 데이터를 홀딩하기 위해 코히런트한 유닛으로 동작하는 플립플롭(flip-flop)의 그룹을 말한다. 도 1에 예시된 예시적인 실시예에 따라, 4비트 데이터 워드를 위한 알려진 출력 레지스터는 시프트 레지스터와 소위 래치 레지스터에 의해 형성된다. 이 시프트 레지스터는 직렬 데이터 스트림을 취하며 이를 병렬 데이터 버스로 변환한다. 직렬 데이터 스트림은 3개 라인을 포함하는 직렬 데이터 버스에 의하여 제공되며, 이들 3개의 라인은 래치 또는 소위 스트로브 신호(ST), 데이터 신호(Dat) 및 클록 펄스 신호나 클록(CL)을 제공한다. 클록 펄스(CL)는 제로(0) 또는 일(1)일 수 있는 데이터 신호(Dat)의 데이터 비트의 약 중간에서 토글(toggle)하도록 데이터 신호(Dat)에 동기화되어야 할 것이다. 이 클록(CL)이 토글할 때마다, 입력에 존재하는 데이터 신호(Dat)는 입력 시프트 레지스터의 제 1 플립플롭(FF1)으로 클록된다. 제 1 플립플롭(FF1)에 있는 것이 무엇이든지 이것은 제 2 플립플롭으로 래치된다. 제 3 플립플롭은 제 2 플립플롭이 사용되는 것과 같으며, 이와 같이 계속된다. 이 회로는 도 1에 도시된 것과 같으며, 여기서 입력 시프트 레지스터는 4개의 D-플립플롭(FF1 내지 FF4)을 포함하며, 각 D-플립플롭은 플립플롭의 심볼(symbol)에서 삼각형으로 도시된 클록 입력과 입력(D)을 구비한다. 데이터 신호(Dat)는 제 1 D-플립플롭(FF1)의 입력(D)에 인가되 며 D-플립플롭(FF1 내지 FF3) 각각의 출력(Q)은 그 다음 D-플립플롭(FF2 내지 FF4)의 입력(D)에 연결된다. 4개의 D-플립플롭(FF1 내지 FF4)의 클록 입력은 서로 연결되고 상기 입력들에는 클록 신호(CL)가 인가된다. 클록(CL)의 매 상승 에지에서 시프트 레지스터는 데이터 신호(Dat)를 제공하는 데이터 라인으로부터 값을 판독한다. 데이터 신호(Dat)는 직렬-입력/병렬-출력 시프트 레지스터에 한 비트씩 공급되나, 4개의 비트는 하나의 워드로서 병렬로 동시에 모두 이동된다. 이것은 데이터 워드의 모든 비트가 입력 시프트 레지스터에 공급될 때 발생한다. 시프트 레지스터의 대응하는 D-플립플롭(FF1 내지 FF4)의 출력(Q)에서 상태(B1 내지 B4)는 데이터 워드를 나타낸다. 소위 래치 또는 스트로브 라인으로부터 스트로브 신호(ST)에서 데이터 워드는 시프트 레지스터로부터 래치 레지스터로 복사되며 그리하여 데이터는 직렬 데이터로부터 병렬 데이터로 변환된다. 도 1에 따라, 래치 레지스터는 4개의 D-플립플롭(FF9 내지 FF12)에 의해 형성되며, 이에 의해 D-플립플롭(FF9 내지 FF12)의 각 입력(D)은 입력 시프트 레지스터의 대응하는 D-플립플롭(FF1 내지 FF4)의 출력(Q)에 연결되며 래치 레지스터의 4개의 D-플립플롭(FF9 내지 FF12)의 클록 입력은 서로 연결되고 스트로브 신호(ST)에 의해 공급된다. 입력 시프트 레지스터의 D-플립플롭(FF1 내지 FF4)의 출력(Q)에서 상태(B1 내지 B4)가 변경되기 때문에, 데이터 신호(Dat)가 이를 통해 이동될 때, 출력(Q)에서 상기 상태(B1 내지 B4)는 그 다음 데이터 워드가 완전히 수신될 때까지 그리고 입력 시프트 레지스터를 통해 완전히 이동될 때까지 상기 래치 레지스터를 통해 래치된다. 이것은 데이터 워드의 비트를 나타내는 래치 레지스터의 D-플립플롭(FF9 내지 FF12)의 출력(Q)의 상태(A1 내지 A4)가 직렬로 수신된 데이터 신호(Dat)가 시프트 레지스터에 공급되는 경우에는 유지되고 그 다음 데이터 워드가 완전히 수신된 경우에는 업데이트된다는 것을 의미한다. 도 1에 도시된 회로의 이진 값의 신호 다이아그램은 도 3에 도시된다. 데이터 워드의 상태(A1 내지 A4)가 업데이트될 때까지 요구되는 지속시간(duration)은 도 3에서 100㎱ 내지 800㎱의 시간 크기(time scale : 시간 척도)로 예시되어 있다. 직렬로 전송되는 4비트 데이터 워드가 사용되는 수치적으로 제어되는 제어 시스템에서, 디지털 데이터 신호(Dat)는 예를 들어 볼륨 제어 등을 위해 적합한 16개의 단계(step)를 제공하는 0000 내지 1111 사이에 있을 수 있다. 데이터 워드(1010)에 대응하는 데이터 신호(Dat)의 전송이 도 3에 도시된 바와 같이 100㎱의 시간 크기에서 시작하고 여기서 최 좌측 비트가 시프트 레지스터의 종단으로 이동되어야 하는 소위 최상위 비트(most significant bit)인 것으로 가정된다. 클록 펄스(CL)는, 데이터 신호(Dat)의 데이터 비트의 약 중간에서 토글하고, 데이터 워드를 위해 4개의 클록 펄스(CL)가 전송된 후에는 스트로브 신호(ST)가 도 1에 도시된 래치 레지스터에서 전송된 데이터 워드를 래치하기 위해 제로(0)에서 일(1)로의 대략 클록 펄스의 기간 동안 토글하도록, 데이터 신호(Dat)에 동기화되어야 할 것이다. 래치 레지스터의 D-플립플롭(FF9 내지 FF12)의 출력(Q)의 상태(A1 내지 A4)는, 상태(A1)가 0이고, 상태(A2)가 1이고, 상태(A3)가 O이고, 상태(A4)가 1이 되도록, 수신된 데이터 워드(1010)에 따라 스트로브 신호(ST)를 1010으로 변경시킨다. 나아가 그 다음 데이터 워드(1011)의 전송은 도 3에 도시된 바와 같이 500㎱의 시간 크기에서 시작하고 이후 래치 레지스터의 D-플립플롭(FF9 내지 FF12)의 출력 (Q)의 상태(A1 내지 A4)가 도 3에서 수직으로 배열된 대시 라인과 그 시간에 상태(A1 내지 A4)를 둘러싸는 타원으로 예시된 바와 같이 700㎱의 시간 크기에서 1011로 업데이트되는 것으로 가정된다. 이것은 상태(A1)만이 업데이트되어야 한다하더라도 완전한 데이터 워드가 전송되고 스트로브 신호(ST)가 출력되고 난 다음에 업데이트가 발생한다는 것을 의미한다. 예를 들어 40비트의 시프트 레지스터 길이를 가지는 수치적으로 제어되는 발진기 AD9850의 경우에서와 같이 긴 데이터 워드가 다수의 1-비트 데이터에 의해 나타나는 경우에 이 데이터 워드를 시프트 레지스터에 완전히 기록하는 것은 상당한 시간을 소요하는 것이 명백하다. 나아가, 이 시스템에서 일부 비트 값이 다른 비트 값보다 보다 빈번히 변경되는 것이 예상될 수 있음은 명백하다.

따라서, 본 발명의 일 측면은 출력 값의 업데이트를 개선하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치 및 방법을 제공하는 것이다.

본 목적은 직렬 데이터 전송을 위해 업데이트될 필요가 있는 비트만이 전송되는 방식으로 달성된다. 예를 들어 제어기나 프로세서와 같은 데이터 워드 소스의 측에서 이전에 송신된 데이터 워드의 콘텐츠나 상태(A1 내지 A4)는 알려져 있으므로 현재 데이터 워드가 직렬-병렬 변환 후에 제공될 수 있다는 것을 보장하기 위해 업데이트되어야 하는 현재 데이터 워드의 비트를 결정하는 것이 가능하다. 이것은 시프트 레지스터의 제 1 플립플롭(FF1)의 상태(B1)만이 변경되어야 하는 경우에 데이터 워드의 대응하는 비트만이 전송되고 래치 레지스터에 의해 래치되어야 하는 것을 의미한다. 따라서, 수신 신호(RN)라고 불리우는 수정된 스트로브 신호(ST)는 출력 시프트 레지스터가 래치 레지스터의 상태(A1 내지 A4)에 의해 업데이트된 데이터 워드를 제공하도록 상태(B1)를 래치하는데 사용될 수 있다. 상기 수신 신호(RN)는 라인을 통해 제공될 수 있으며 이 라인은 통상적으로 스트로브 신호(ST)를 위해 사용되며 데이터 워드 소스에 의해 제공되며 이 데이터 워드 소스는 데이터 워드를 업데이트하기 위해 전송되어야 하는 비트의 수에 따라 상기 수신 신호(RN)를 생성한다. 일 실시예에서 상기 방법을 예시하는 신호 다이아그램은 도 4에 도시되어 있다. 도 3과 비교하기 위해, 데이터 워드(1010)에 대응하는 데이터 신호(Dat)의 전송은 100㎱의 시간 크기에서 또한 시작하는 것으로 가정된다. 도 3에서 스트로브 신호(ST)와는 다르게 도 4의 수신 신호(RN)는 데이터 전송의 시작시에 일(1)에서 제로(0)로 변경되며 데이터 워드를 래치하기 위해 제로(0)에서 일(1)로 변경된다. 도 3 및 도 4에서 데이터 신호(Dat)와 클록 신호(CL)는 서로 대응한다. 도 3에서 도시된 바와 같이 시프트 레지스터의 입력에 인접(next)한 비트의 상태와 래치 레지스터의 대응하는 플립플롭만이 래치 레지스터의 출력에서 업데이트된 데이터 워드를 제공하도록 업데이트되어야 한다. 따라서, 본 발명에 따라 데이터 워드의 상기 비트와 그 대응하는 수신 신호(RN)만이 직렬 전송된다. 시프트 레지스터의 제 1 플립플롭(FF1)의 변경된 상태는 업데이트된 데이터 워드가 종래 기술의 직렬-입력, 병렬-출력, 또는 소위 출력 시프트 레지스터와 비교해 출력 레지스터의 출력에 훨씬 더 이전에(일찍) 존재하도록 수신 신호(RN)에 의해 래치된다. 이것은 도 4에서 약 550㎱의 시간 크기 값에서 상태(A1 내지 A4)를 둘러싸는 타원과 수직으로 배열된 대시 라인으로 표시된다. 이것은 일부 비트 값이 이전의 제어 워드에 비해 변경될 필요가 없는 상태에서는 대응하는 비트 값이 다시 전송되고 수신될 필요가 없고, 완전한 제어 또는 데이터 워드의 모든 비트들이 수신되기 전에도 제어 시스템의 출력 값의 업데이트가 이미 수행될 수 있고, 출력 시프트 레지스터의 출력 값이나 데이터 워드들이 보다 빈번히 업데이트될 수 있다는 것을 의미한다. 상기 효과는 시프트 레지스터의 입력에 인접한 곳에서 보다 빈번히 변경되는 비트 값의 발생과 데이터 워드의 길이에 따라 증가한다. 보다 빈번히 변경되는 비트 값이나 비트의 상태는 통상적으로 더 낮은 비트 값이며 다른 경우에 데이터 워드의 비트는 보다 빈번히 변경되는 비트 값이 시프트 레지스터의 입력에 인접하게 발생하는 방식으로 배열될 수 있다. 상기 방법은 데이터 워드의 보다 빈번히 변경되는 비트 값이 시프트 레지스터의 입력에 인접하게 배열되고 시프트 레지스터가 소위 수신 신호(RN)인 보정된 스트로브 신호(ST)에 의해 제어되는 가변 기록 깊이 시프트 레지스터에 의해 달성된다.

가변 기록 깊이 시프트 레지스터의 실시예는 도 2 및 도 7에 도시되어 있다. 도 2에 도시된 제 1 실시예에 따라, 가변 기록 깊이 시프트 레지스터의 장치는 시프트 및 래치 레지스터 이외에 인에이블 시프트 레지스터(enable shift register)를 포함하며, 이 인에이블 시프트 레지스터는 래치 레지스터의 플립플롭(FF9 내지 FF12)의 클록 입력을 제어한다. 래치 레지스터의 플립플롭(FF9 내지 FF12)의 상기 클록 입력과 스트로브 신호(ST)를 제외하면, 가변 기록 깊이 시프트 레지스터의 회로 다이아그램은 알려진 직렬/병렬 또는 소위 출력 시프트 레지스터에 대응한다. 이 가변 기록 깊이 시프트 레지스터의 상기 실시예 내의 인에이블 시프트 레지스터는 완전한 데이터 워드의 길이에 대응하는 수의 D-플립플롭(FF5 내지 FF8)과 앤드 게이트(U1 내지 U4)와, 및 2개의 인버터(I1 및 I2)를 포함한다. 인에이블 시프트 레지스터의 D-플립플롭(FF5 내지 FF8)의 클록 입력, 출력(Q) 및 입력(D)은 표준 시프트 레지스터로 알려진 바와 같이 연결되나, 인에이블 시프트 레지스터의 제 1 D-플립플롭(FF5)의 입력에는 수신 신호(RN)가 제 1 인버터(I1)를 통해 공급되며, 이 수신 신호(RN)는 앤드 게이트(U1 내지 U4) 각각의 하나의 입력에 또한 인가된다. 앤드 게이트(U1 내지 U4)의 다른 입력은 D-플립플롭(FF5 내지 FF8)의 대응하는 출력(Q)에 연결되며 상기 앤드 게이트(U1 내지 U4)의 출력은 래치 레지스터의 D-플립플롭(FF9 내지 FF12)의 클록 입력을 공급한다. 나아가, 인에이블 시프트 레지스터의 D-플립플롭(FF5 내지 FF8)의 리셋 입력(CLR)은 서로 연결되며 전이 시간(transit time)으로 인해 제 1 인버터(I1)의 출력에 인가되는 제 2 인버터(I2)를 통해 수신 신호(RN)가 공급된다. 상기 인에이블 시프트 레지스터는 예를 들어 입력 시프트 레지스터의 입력에 인접한 제 1 D-플립플롭(FF1, FF2)의 상태(B1, B2)만이 업데이트되어야 하는 경우에 상기 상태(B1, B2)만이 데이터 워드를 업데이트하기 위해 가변 기록 깊이 시프트 레지스터의 출력에 래치되는 것을 보장하며, 나아가 상기 인에이블 시프트 레지스터는 입력에 인접한 비트만을 시프트 레지스터로 이동시키는 것에 의해 야기될 수 있는 나머지 D-플립플롭(FF3, FF4)의 잘못된 상태(B3, B4)가 가변 기록 깊이 시프트 레지스터의 출력에 발생하는 것을 회피시킨다. 가변 기록 깊이 시프트 레지스터를 갖는 제어 시스템의 출력값을 업데이트하기 위해 수 치적으로 제어되는 제어 시스템에서 직렬 데이터 전송의 상세한 이진 값(binary value)은 도 5에서 신호 다이아그램으로 예시된다. 도 5에서 신호 다이아그램은 도 4에 도시된 다이아그램과 같은 가정에 기초하며 인에이블 레지스터의 거동을 예시한다. 데이터 워드(1010)의 직렬 데이터 전송은 수신 신호(RN)를 제로(0)로 스위칭하는 데이터 워드 소스로부터 시작하며, 이 스위칭은 모든 앤드 게이트(U1 내지 U4)가 인에이블 신호(EN1 내지 EN4)를 래치 레지스터의 클록 입력으로 전송하는 것을 차단하며 모든 D-플립플롭(FF5 내지 FF8)이 리셋 입력(CLR)을 통해 리셋되는 것을 야기한다. 동시에 1에 대응하는 높은 레벨이 수신 신호(RN)의 상기 낮은 레벨로 인해 인에이블 레지스터의 제 1 D-플립플롭(FF5)의 입력에 인가되며, 이 수신 신호(RN)는 인에이블 레지스터의 상기 제 1 D-플립플롭(FF5)에 반전되어 인가된다. D-플립플롭(FF1 내지 FF12)은 에지 트리거되는 플립플롭이며 D-플립플롭의 출력(Q)은 클록 신호(CL)의 클록 에지의 시간 동안 입력(D)에 인가되는 신호에만 후속한다. 이것은 제 1 D-플립플롭(FF5)의 입력(D)에 인가되는 신호 뿐만 아니라 데이터 워드의 비트의 상태 또는 레벨이 클록 신호(CL)의 상승 에지와 함께 대응하는 플립플롭의 출력(Q)에 발생한다는 것을 의미한다. 도 5에 도시된 바와 같이, 인에이블 시프트 레지스터의 제 1 D-플립플롭(FF5)의 출력(Q)의 상태인 B1 및 EN1의 상태는 하이 및 1로 각각 변경된다. 그 다음 클록 펄스(CL)시에 B1 및 EN1의 상태는 인에이블 시프트 레지스터와 입력 시프트 레지스터의 제 2 D-플립플롭(FF2 및 FF6)을 통해 이동되며, 데이터 워드의 그 다음 비트 상태(0)는 입력 시프트 레지스터의 제 1 D-플립플롭(FF1)으로 공급된다. B1의 상태는 제로(0)로 변경되며, B2 및 EN2의 상태 는 하이로 변경되며 EN1의 상태는 하이로 유지된다. 제 3 및 제 4 클록 펄스(CL)는 상기 두 레지스터를 통해 대응하는 상태를 이동시켜 제 4 클록 펄스시에 상태(B4 내지 B1)가 수신된 데이터 워드(1010)에 대응하고 인에이블 시프트 레지스터의 모든 출력(Q)이 상태(EN1 내지 EN4)를 하이 또는 인에이블로 되도록 한다. 데이터 워드를 수신한 후에, 수신 신호(RN)는 하이로 변경되며, 그 결과 앤드 게이트(U1 내지 U4)는 상승 에지 신호를 제공하며, 이 상승 에지 신호는 래치 레지스터를 활성화시켜 D-플립플롭(FF9 내지 FF12)의 출력(Q)의 상태(A1 내지 A4)가 수신된 데이터 워드에 대응하게 한다. 나아가, 변경된 수신 신호(RN)는 인에이블 시프트 레지스터의 모든 D-플립플롭(FF5 내지 FF8)을 리셋시킨다. 그 경우에 또한 데이터 워드의 비트가 입력 시프트 레지스터의 입력에 최대 거리를 가지는 상태를 변경시키는 경우에, 직렬/병렬 레지스터의 출력을 업데이트하는데 지속시간(T1)이 요구된다. 그러나, 그 다음 데이터 워드가 예를 들어 1011이라면 또는 이전의 수신된 데이터 워드(1010)에 비해 최하위 비트(lowest significant bit)의 경우에는 입력 레지스터의 제 1 D-플립플롭(FF1)의 상태(B1)의 변경만이 요구된다. 이것은 예를 들어 도 2에 도시된 가변 기록 깊이 시프트 레지스터에 의해 수행된다. 미도시된 데이터 소스로부터 데이터 전송은 도 5에서 500㎱의 시간 크기에서 예시된 바와 같이 수신 신호(RN)를 제로(0)와 로우로 변경하여 다시 시작한다. 그러나, 이전에 송신된 데이터 워드와의 차이가 데이터 소스의 측에서 또한 알려져 있으므로, 시프트 레지스터의 입력에 인접한 비트(이 비트는 이 경우 최하위 비트임)와 수신 신호(RN) 뿐만 아니라 (데이터 소스로부터 송신될 필요가 있는 비트의 수에 대응하는) 수의 클록 펄스(CL)만이 상기 데이터 소스로부터 제공될 것이다. 입력 시프트 레지스터의 제 1 D-플립플롭(FF1)의 출력(Q)의 상태(B1) 뿐만 아니라 인에이블 시프트 레지스터의 제 1 D-플립플롭(FF5)의 출력(Q)의 상태(EN1)는 전송된 클록 펄스(CL)시에 하이로 변경되며 수신 신호(RN)가 하이로 변경시에는 입력 시프트 레지스터의 제 1 D-플립플롭(FF1)의 출력(Q)의 상태(B1)만이 래치 레지스터에 래치되는데, 그 이유는 인에이블 시프트 레지스터의 제 1 D-플립플롭(FF5)의 상태(EN1)만이 하이이기 때문이다. 이것은 데이터 워드(1011)의 4비트 중 일(1) 비트만을 전송하는 것에 의해 가변 기록 깊이 시프트 레지스터의 출력이 직렬/병렬 시프트 레지스터의 출력에 원하는 데이터 워드로 업데이트 된다는 것을 의미한다. 도 2 내지 도 4에서 타원으로 둘러싸인 상태(A1 내지 A4)는 동일한 것이며 더 짧은 시간(T2)에 도달되어 있다. 일(1) 비트만이 입력 시프트 레지스터에 공급되는 것으로 인해, 직렬/병렬 시프트 레지스터의 출력에서 데이터 워드가 알려진 직렬/병렬 시프트 레지스터에 비해 공통이지 않은 새로운 데이터 워드로 업데이트된 후에 상태(B1 내지 B4)는 래치 레지스터의 상태(A1 내지 A4)와 일치하지 않는다. 따라서, 그 다음 데이터 워드나 부분적으로 전송된 데이터 워드만이 도착하는 경우에는 입력 시프트 레지스터의 상태(B1 내지 B4)에 대응하는 불규칙한 데이터 워드에 무슨 일이 일어나는지가 중요하다. 그 거동은 도 6에 도시되어 있으며 이 거동은 도 5에 도시된 신호 다이아그램과 약 550㎱의 시간 크기 값까지는 동일하다. 그 다음 데이터 워드는 1010이어야 하는 것으로 가정된다. 이 경우에 또한 입력 시프트 레지스터의 입력에 가장 근접한 비트만이 입력 시프트 레지스터의 제 1 D-플립플롭(FF1)의 출력(Q)의 상태(B1) 를 변경시키며, 인에이블 시프트 레지스터는, 업데이트될 필요가 없고 입력 시프트 레지스터의 입력과는 멀리 있는 데이터 워드 내 비트와 관련된 입력 시프트 레지스터의 D-플립플롭(FF2 내지 FF4)의 상태(B2 내지 B4)가 래치 레지스터의 출력에 제공되어야 하는 데이터 워드를 혼란케 하는 것을 회피시킨다. 상기 업데이트는 지속시간(T2)에 비해 짧은 시간 기간(T3)만을 또한 요구한다. 도 6은 직렬 데이터 전송을 갖는 수치적으로 제어되는 제어 시스템에서 제어 시스템의 출력 값을 업데이트 하기 위한 지속시간이 더 짧아지는 것 이외에 업데이트가 보다 더 빈번히 수행될 수 있으며 원하는 업데이트가 예를 들어 DDS 합성기 AD9850과 같은 직렬 부하 모드에서 수치적으로 제어되는 제어 시스템에서 제어 시스템의 출력 값을 업데이트하기 위해 완전한 데이터 워드를 전송하는 시스템에 비해 더 일찍 또는 더 신속하게 수행되는 것을 예시한다.

제 1 실시예에 더하여 직렬 부하 모드에서 3개의 라인을 통해 제어 시스템의 출력 값을 업데이트하기 위한 가변 기록 깊이 시프트 레지스터의 제 2 실시예가 도 7에 도시된다. 도 7에 도시된 실시예에 따른 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 개선된 직렬 데이터 전송을 위한 가변 기록 깊이 시프트 레지스터의 회로 다이아그램은 제 1 실시예의 인에이블 시프트 레지스터 대신에 카운터(Z1)와 디코더(DEC)를 포함한다. 이전의 실시예와 유사하게, 래치 레지스터의 D-플립플롭(FF9 내지 FF12)의 각 클록 입력은 앤드 게이트(U1 내지 U4)의 출력에 연결되며, 이 앤드 게이트(U1 내지 U4) 각각의 하나의 입력에는 전술된 수신 신호(RN)가 공급된다. 앤드 게이트(U1 내지 U4) 각각의 다른 입 력에는 디코더(DEC)의 출력(D1 내지 D4)이 개별적으로 인가되며, 이 디코더는 그 입력(S0 내지 S2)을 통해 카운터(Z1)의 출력(C0 내지 C2)에 연결된다. 카운터(Z1)는 인버터(I3)를 통해 수신 신호(RN)에 의해 인에이블되고 디스에이블되며 D-플립플롭(FF1 내지 FF4)으로 형성된 입력 시프트 레지스터에 비트를 기록하는 동안 클록 펄스(CL)의 수를 카운트한다. 카운터(Z1)는 이진 카운터이며 디코더(DEC)는 다음 표에 따라 출력 신호(D1 내지 D4)를 제공한다.

입력			출력
S2	S1	S0	D4	D3	D2	D1
0	0	0	0	0	0	0
0	0	1	0	0	0	1
0	1	0	0	0	1	1
0	1	1	0	1	1	1
1	0	0	1	1	1	1

이에 의해, 제 1 실시예와 유사하게, 새로운 데이터 워드를 형성하도록 변경되어야 하는 비트의 수에 대응하는 입력 레지스터의 D-플립플롭(FF1 내지 FF4)의 상태(B1 내지 B4)만이 래치 레지스터의 출력에 래치되는 것이 보장된다. 이것은 입력 시프트 레지스터에 동시에 클록된 비트의 수를 갖는 가변 기록 깊이 시프트 레지스터가 데이터 전송이 종료될 때 래치 레지스터의 출력의 대응하는 수를 인에이블러(EN1 내지 EN4)를 통해 인에이블하며 가변 기록 깊이 시프트 레지스터의 출력에서 데이터 워드를 업데이트한다는 것을 의미한다. 변경될 필요가 없는 비트 값을 위한 가변 기록 깊이 시프트 레지스터의 출력 단은 이전의 상태를 유지한다.

가변 기록 깊이 시프트 레지스터는 가변 기록 깊이 시프트 레지스터의 출력에 원하는 데이터 워드를 제공하도록 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터의 입력에 최대 거리를 가지고 변경되어야 하는 데이터 워드의 비트에 따라 기록 깊이가 좌우되는 제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위해 사용된다. 이전의 데이터 워드로부터 현재 데이터 워드를 형성하도록 변경되어야 하는 비트의 수는 데이터 소스의 측에서 결정되며 이 소스로부터 가변 기록 깊이 시프트 레지스터로 상기 비트의 전송의 시작 및 종료는 대응하는 라인에 있는 스트로브 신호(ST)를 대체하는 수신 신호(RN)에 의해 표시된다. 이 수신 신호(RN)는, 데이터 소스로부터 가변 기록 깊이 시프트 레지스터로 데이터 전송의 시작과 종료를 나타내며 데이터 전송의 종료시에 가변 기록 깊이 시프트 레지스터의 출력에서 데이터 워드의 업데이트를 인에이블하는 이진 신호(binary signal)이다. 전술된 실시예는 4비트 데이터 워드에 대한 예시로서만 명시되었으며 이 기술 분야에 숙련된 자라면 보다 빈번히 변경되는 비트 값이 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터의 입력에 인접하게 배열되는 방식으로 바람직하게 선택된 데이터 워드의 비트의 순서와 데이터 워드의 최대 길이에 적응된 다른 실시예를 실현할 수 있을 것이다. 도면에서 D-플립플롭에 사용된 심볼은 미사용된 반전 출력(Q)을 도시하며 D-플립플롭의 입력(SET)이나 소거 입력(CLR)에의 연결이 미도시되어 있지만 상기 입력들은 적절한 논리 레벨에 연결함으로서 디스에이블된다. 그러나, 이 기술분야에 숙련된 자라면 본 발명의 범위 내에 있는 플립플롭의 다른 실시예를 실현할 수 있을 것이다.

본 발명이 2개의 특정 실시예에 대하여 도시되고 설명되었지만, 이 기술 분야에 숙련된 자라면 본 발명의 사상과 범위를 벗어나지 않고 본 발명의 형태와 상세 사항에 있어 전술된 바와 다른 여러 변형, 생략 및 부가를 할 수 있을 것임이 이해될 것이다.

전술된 바와 같이, 본 발명은 직렬 데이터 전송시에 신속히 업데이트할 수 있는 효과를 제공한다.

Claims

제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법으로서,

상기 제어 시스템의 출력 값을 업데이트하기 위해 가변 기록 깊이 시프트 레지스터가 사용되며, 상기 시프트 레지스터의 기록 깊이는, 상기 가변 기록 깊이 시프트 레지스터의 출력에 업데이트된 데이터 워드를 제공하도록 상기 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터의 입력에 대해 최대 거리를 가지고 변경되어야 하는 데이터 워드 내 비트 값의 위치에 좌우되는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법.
제 1 항에 있어서, 상기 가변 기록 깊이 시프트 레지스터는, 상기 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터의 입력에 대해 최대 거리를 가지고 변경되어야 하는 데이터 워드 내 비트의 위치에 따른 비트의 수만을 수신하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법.
제 1 항에 있어서, 상기 데이터 워드 내 비트의 위치는, 보다 빈번히 교체되는 비트 값이 상기 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터의 입력에 인접하게 배열되도록 선택되는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법.
제 1 항에 있어서, 이전의 데이터 워드로부터 데이터 워드를 업데이트하기 위해 데이터 소스로부터 비트의 데이터 직렬 전송의 시작과 종료를 결정하기 위해 수신 신호(RN)가 사용되고, 상기 수신 신호(RN)는, 상기 제어 시스템의 출력 값이나 데이터 워드를 업데이트하기 위해 변경되어야 하는, 상기 가변 기록 깊이 시프트 레지스터의 출력에 있는 제어 워드의 비트 값을 업데이트하는 것을 인에이블하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법.
제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치로서,

가변 기록 깊이 시프트 레지스터를 포함하며, 상기 가변 기록 깊이 시프트 레지스터는, 데이터 소스로부터 상기 가변 기록 깊이 시프트 레지스터로 데이터의 전송이 종료될 때 상기 가변 기록 깊이 시프트 레지스터의 래치 레지스터의 다수의 출력이 업데이트되도록 인에이블 시키며, 상기 다수의 출력은, 이전의 출력값이나 데이터 워드로부터 상기 가변 기록 깊이 시프트 레지스터의 출력에 있는 데이터 워드나 출력 값을 업데이트시키고, 상기 가변 기록 깊이 시프트 레지스터의 출력에 업데이트된 출력 값이나 데이터 워드를 제공하기 위해 변경될 필요가 없는 상기 가변 기록 깊이 시프트 레지스터의 출력에 있는 데이터 워드의 비트 값을 유지하기 위해 상기 가변 기록 깊이 시프트 레지스터의 입력 시프트 레지스터에 비트 값을 기록하는 수신된 클록 펄스(CL)의 수에 대응하는, 수치적으로 제어되는 제어 시스 템에서 직렬 데이터 전송을 위한 장치.
제 5 항에 있어서, 상기 가변 기록 깊이 시프트 레지스터는 입력 시프트 레지스터, 래치 레지스터 및 인에이블 시프트 레지스터를 포함하며, 상기 인에이블 시프트 레지스터는, 상기 입력 레지스터의 입력에 인접한 데이터 워드의 일부 비트만이 원하는 데이터 워드를 형성하도록 업데이트되어야 하는 경우에, 상기 비트 값만이 상기 데이터 워드를 업데이트하기 위해 상기 래치 레지스터를 통해 상기 가변 기록 깊이 시프트 레지스터의 출력에 래치되도록 보장하고, 업데이트되지 않은 상기 입력 레지스터의 다른 단(stage)의 비트 값이 상기 가변 기록 깊이 시프트 레지스터의 출력에 발생하는 것을 회피하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치.
제 5 항에 있어서, 상기 가변 기록 깊이 시프트 레지스터는 입력 시프트 레지스터, 래치 레지스터, 카운터(Z1) 및 디코더(DEC)를 포함하며, 이 디코더(DEC)는, 상기 입력 레지스터의 입력에 인접한 데이터 워드의 일부 비트만이 원하는 데이터 워드를 형성하도록 업데이트되어야 하는 경우에, 상기 비트 값만이 상기 데이터 워드를 업데이트하기 위해 상기 래치 레지스터를 통해 상기 가변 기록 깊이 시프트 레지스터의 출력에 래치되도록 보장하고, 업데이트되지 않은 상기 입력 레지스터의 다른 단의 비트 값이 상기 가변 기록 깊이 시프트 레지스터의 출력에 발생하는 것을 회피하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위 한 장치.
제 5 항에 있어서, 상기 입력 시프트 레지스터는 직렬 데이터를 수신하는 시프트 레지스터이고, 상기 래치 레지스터는, 적어도 하나의 비트 값을 상기 입력 시프트 레지스터로 공급하도록 수신된 클록 펄스(CL)의 수에 따라 상기 입력 시프트 레지스터의 다수의 출력을 상기 가변 기록 깊이 시프트 레지스터의 출력에 래치하기 위해, 수신 신호(RN)를 제공하는 라인에 연결된 제 1 입력과, 인에이블러(EN1 내지 EN4)의 출력에 연결된 제 2 입력을 구비하는 앤드 게이트(U1 내지 U4)의 출력에 각각 연결된 클록 입력을 구비하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치.
가변 기록 깊이 시프트 레지스터로서,

직렬 데이터를 수신하는 입력 시프트 레지스터, 래치 레지스터 및 인에이블러(EN1 내지 EN4)를 포함하며, 상기 인에이블러(EN1 내지 EN4)는,

상기 가변 기록 깊이 시프트 레지스터의 기록 깊이를 결정하기 위해 상기 입력 시프트 레지스터에 공급되는 비트 값이나 클록 펄스(CL)의 수를 카운트하며, 상기 래치 레지스터의 대응하는 수의 단의 상태를 업데이트하며, 상기 래치 레지스터의 나머지 단의 상태를 유지하는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치.
제어 시스템의 출력 값을 업데이트하기 위해 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 방법으로서, 직렬 데이터 전송을 통해 업데이트된 출력 값을 형성하기 위해 업데이트되어야 하는 데이터 워드의 비트의 수만이 가변 기록 깊이 시프트 레지스터에 전송되는, 수치적으로 제어되는 제어 시스템에서 직렬 데이터 전송을 위한 장치.