FR3133458A1 - Circuit de génération de séquence temporelle - Google Patents

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Abstract

Circuit de génération de séquence temporelle La présente description concerne un circuit de génération de séquence temporelle (100) comprenant : un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; un premier registre à décalage (110) comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; un premier dispositif (104) configuré pour sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage (110). Figure pour l'abrégé : Fig. 1

Description

Circuit de génération de séquence temporelle
La présente description concerne de façon générale des circuits électroniques de génération de signaux numériques temporels.
De nombreuses types de dispositifs, comme les mémoires ou les calculateurs, nécessitent des signaux numériques avec des séquences temporelles données pour commander des actions, à réaliser par ces dispositifs et à des moments précis. La génération de ces séquences temporelles avec une échelle de temps de l’ordre de quelques centaines de picosecondes requiert actuellement l’utilisation de microprocesseurs de fréquence de fonctionnement de plusieurs GHz. Ces microprocesseurs utilisent en général des systèmes à boucles de phase fermées (Phase Lock Loop en anglais) à des fréquences importantes, ce qui implique l’utilisation de technologies avancées ainsi que des coûts de fabrication et une consommation élevés. Il est en outre actuellement difficile de générer des séquences temporelles ajustables sans impliquer une complexité de développement importante.
Il existe un besoin d’un circuit de génération de séquences temporelles aisément ajustables et qui peut être fabriqué avec des coûts modérés tout en limitant la consommation électrique.
Un mode de réalisation pallie tout ou partie des inconvénients des circuits de génération de séquence temporelle connus.
Un mode de réalisation prévoit un circuit de génération de séquence temporelle comprenant :
- un oscillateur en anneau comprenant une pluralité de portes logiques, reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ;
- un premier registre à décalage comprenant :
une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ;
- un premier dispositif configuré pour :
sélectionner un parmi les signaux d’horloge desdites portes logiques, et fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage.
Un mode de réalisation prévoit un procédé de génération de séquence temporelle d’un circuit comprenant :
- un oscillateur en anneau comprenant une pluralité de portes logiques, reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ;
- un premier registre à décalage comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ;
le procédé comprenant :
sélectionner un parmi les signaux d’horloge desdites portes logiques, et fournir le signal d’horloge sélectionné à l’entrée de signal d’horloge du registre à décalage.
Selon un mode de réalisation, le circuit ou le procédé comprend en outre un deuxième dispositif configuré pour sélectionner ledit signal de sortie de ladite bascule, ou un parmi les signaux de sortie desdites bascules.
Selon un mode de réalisation, la ou les bascules est de type D.
Selon un mode de réalisation, un deuxième registre à décalage comprend une bascule, ou plusieurs bascules reliées en série dont l’entrée d’horloge est configurée pour recevoir un autre signal d’horloge sélectionné parmi les signaux d’horloge desdites portes logiques.
Selon un mode de réalisation, l’entrée de reconfiguration de ladite bascule, ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est couplée à un signal de sortie du premier registre parmi le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage.
Selon un mode de réalisation, le deuxième registre à décalage comprend plusieurs desdites bascules, et l’entrée de donnée d’au moins une des bascules du deuxième registre à décalage est configurée pour recevoir un signal sélectionné par un multiplexeur parmi un signal correspondant à un niveau haut ou le signal de sortie d’une des autres bascules du deuxième registre à décalage.
Selon un mode de réalisation, l’entrée de données de ladite bascule ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est configurée pour recevoir le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage.
Selon un mode de réalisation, le deuxième registre à décalage comprend plusieurs desdites bascules, et le signal d’horloge, sélectionné pour l’entrée d’horloge d’une des bascules du deuxième registre à décalage, est différent du signal d’horloge sélectionné pour l’entrée d’horloge d’une autre des bascules du deuxième registre à décalage.
Selon un mode de réalisation, le registre à décalage comprend en outre :
- un premier dispositif de sélection ayant une première entrée reliée à la sortie d’une première bascule dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces première et deuxième entrées à l’entrée d’une deuxième bascule dudit registre à décalage ; et
- un deuxième dispositif de sélection ayant une première entrée reliée à la sortie de la deuxième bascule dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces premières et deuxièmes entrées à l’entrée d’une troisième bascule dudit registre à décalage.
Selon un mode de réalisation, le nombre de portes logiques est un nombre impair.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente, de façon schématique, un circuit de génération de front d’une séquence temporelle selon un mode de réalisation de la présente description ;
la est un chronogramme représentant des signaux d’horloge d’un oscillateur du circuit de la ;
la est un chronogramme représentant un front d’une séquence temporelle obtenu avec le circuit de la , et la construction plus en détail de ce front selon un mode de réalisation de la présente description ;
la représente en détail, de façon schématique, un circuit secondaire de génération de front d’une séquence temporelle selon un mode de réalisation de la présente description ;
la est un chronogramme représentant des signaux de la selon un mode de réalisation de la présente description ;
la est un chronogramme représentant des signaux de la selon un autre mode de réalisation de la présente description ;
La est un chronogramme représentant des signaux de la selon un mode de réalisation de la présente description ;
la représente un procédé de génération de front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description ;
la représente un procédé de génération de front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description ; et
la représente, de façon schématique, un circuit de génération de front d’une séquence temporelle selon un autre mode de réalisation de la présente description.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente, de façon schématique, un circuit 100 de génération de front d’une séquence temporelle selon un mode de réalisation de la présente description.
Selon l’exemple de la , le circuit 100 de génération de séquence temporelle comprend un oscillateur en anneau 102. L’oscillateur en anneau 102 est composé d’une pluralité de portes logiques 101, 103, 105, 107, 109 reliées en série et avec la sortie de la porte logique 109 reliée à l’entrée de la porte logique 101, et dont le nœud de sortie respectif est nommé CK1, CK2, CK3, CKN-1, CKN. En utilisant le chiffre N, qui représente le nombre de portes logiques de l’oscillateur, la personne du métier pourra ajuster ses calculs en fonction du nombre de portes idoine. Comme dans l’exemple de la , les portes logiques sont, par exemple, des inverseurs. Il est toutefois possible que l’oscillateur 102 soit formé à partir d’autres types de portes logiques, tels que des portes NON-OU ("NOR" en anglais) ou des portes NON-ET ("NANDS" en anglais).
L’oscillateur 102 est implémenté, par exemple, par une boucle composée d’un nombre impair de portes logiques. Même si dans l’exemple de la , 5 portes sont illustrées, il est possible par exemple que l’oscillateur soit implémenté par 3 portes logiques ou bien encore par un nombre de portes logiques impair supérieur à 5. Chaque porte logique fournit un signal d’horloge en sortie : CK1, CK2, CK3, CKN-1, et CKN.
Les signaux d’horloge en sortie CK1 à CKN ont des fronts présentant des décalages temporels les uns par rapport aux autres, et en sélectionnant l’un parmi ces signaux, il est ainsi possible de générer un front avec un décalage temporel donné.
Les signaux d’horloge CK1, CK2, CK3, CKN-1 et CKN sont, par exemple, reliés à l’entrée d’un multiplexeur 104 configuré pour sélectionner un ou plusieurs signaux parmi ces signaux d’horloge. Le multiplexeur 104 est commandé par un signal de sélection SEL1 généré par une unité de commande CMD, 111. La sortie du multiplexeur 104 alimente une entrée de signal d’horloge d’un premier registre à décalage 110 avec un signal d’horloge CK(i) sélectionné parmi les signaux d’horloge CK1 à CKN.
Selon l’exemple de la figure 1, le premier registre à décalage 110 comprend trois bascules SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3 reliées en série. Il est toutefois possible d’envisager, selon le décalage temporel souhaité, que le registre à décalage 110 ne comprenne qu’une seule bascule ou deux bascules ou bien un nombre de bascules reliées en série supérieur à trois. Dans l’exemple de la figure 1, les bascules sont par exemple de type D. Dans la suite de la description, des exemples sont décrits dans lesquels les bascules sont activées par des fronts montants. Cependant, la personne du métier saura adapter l’enseignement de la description pour des bascules à activation par front descendant. Par les termes « reliées en série » on entend que la sortie d’une bascule, notée Q, est reliée à l’entrée de donnée, notée D, de la bascule suivante dans la série. La personne du métier saura également adapter le circuit en considérant une sortie des bascules. L’entrée de donnée D de la première bascule de la série SR1_FLIP_FLOP_1 est, par exemple, alimentée par une tension à l’état haut, notée 1.
L’entrée de signal d’horloge du premier registre à décalage 110 est reliée, par exemple, à l’entrée d’horloge, notée CK, de chacune des bascules de la série.
Le signal de sortie de chacune des bascules est, par exemple, relié à un multiplexeur 120 qui permet de sélectionner l’un parmi les signaux de sortie Q des bascules pour former un signal de sortie SR1_OUTPUT du registre à décalage 110. Dans l’exemple de la , le front montant du signal de sortie sélectionné par le multiplexeur 120 constitue le front montant de la séquence temporelle à obtenir. Le multiplexeur 120 est, par exemple, commandé par un signal SEL2 généré par l’unité de commande CMD. Cela permet la génération de séquences temporelles aisément ajustables. Dans d’autres modes de réalisation, le multiplexeur 120 est omis.
Dans certains modes de réalisation, le signal de sortie de la première bascule, noté S1FP1Q, est dirigé vers un circuit secondaire 122.
Les entrées de remise à zéro (RESET en anglais), notées R, de chacune des bascules SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3 sont, par exemple, commandées par l’unité de commande CMD. L’unité de commande CMD est par exemple configurée pour commander ces entrées de remise à zéro pour que la remise à zéro des bascules soit faite avant le commencement du cycle de génération de la séquence temporelle.
La sélection d’un des signaux d’horloge avec le multiplexeur 104 du circuit de la permet de générer un front dans une plage de temps égale ou proche du front de la séquence de temps à obtenir. De façon complémentaire, le front produit avec la sélection du signal d’horloge voulu par le multiplexeur 104 est potentiellement décalable d’un nombre de périodes d’horloge au maximum égal au nombre de bascules du premier registre à décalage 110. Le nombre de bascules sera donc implémenté en fonction de la durée de la séquence temporelle recherchée. Dans certains modes de réalisation, au sein d’un dispositif, plusieurs circuits de génération de front de séquence temporelle 100 sont, par exemple, implémentés avec chacun un nombre de bascules du premier registre qui est le même, ou qui est différent pour au moins certains des circuits par rapport aux autres, le nombre de bascules étant par exemple choisi pour être égal à un décalage de front maximal. Les multiplexeurs 104 et/ou 120 permettent de programmer ce décalage pour générer des séquences temporelles de durée différente.
Le circuit 100 de la permet de générer une séquence temporelle avec un front avec un nombre plus faible de bascules par rapport à d’autres solutions. Le ratio puissance par unité de surface peut être diminué de plus de la moitié par rapport à des solutions existantes. De plus, l’exemple de la permet de ne pas augmenter exponentiellement la complexité de conception avec la durée de la séquence temporelle à générer. En effet, générer un front de la séquence temporelle avec un décalage supplémentaire peut être effectué en ajoutant un circuit 100 supplémentaire avec un nombre de bascules choisi en fonction du décalage temporel souhaité.
La est un chronogramme représentant un exemple des signaux d’horloge de l’oscillateur 102 du circuit de la . Plus particulièrement, sur la , les signaux représentés sont ceux dont le front montant est décalé temporellement entre chaque signal d’horloge selon un échelon de temps FINE_STEP, égal au temps de propagation de deux portes logiques de l’oscillateur en anneau. Les signaux d’horloge qui sont décalés entre eux dans l’ordre sont par exemple, renommés CK(0), CK(1), CK(2), CK(3) et CK(4).
Le tableau, Table 1, ci-dessous illustre comment, à partir des signaux d’horloge CK1, CK2, CK3, CKN-1 et CKN, déterminer l’ordre des signaux d’horloge.
Signal d’horloge CK1 CK3 CKN CK2 CKN-1
Signaux
décalés dans l’ordre et renommés		 CK(0) CK(1) CK(0,5*(N-1) CK(0,5*(N-1)+1) CK(N-1)
Selon l’exemple de la , qui correspond à un exemple avec 5 portes logiques et comme calculé à partir du tableau 1, les signaux d’horloge qui sont décalés dans l’ordre correspondent à CK(0)=CK1, CK(1)=CK3, CK(2)=CK5, CK(3)=CK2, CK(4)=CK4.
La est un chronogramme représentant la génération d’un front d’une séquence temporelle obtenu avec le circuit de la , et la construction plus en détail de ce front selon un mode de réalisation de la présente description.
Afin de déterminer la sélection à réaliser par les multiplexeurs 104 et 120 de la pour générer un front d’une séquence temporelle donnée, il convient, par exemple, de déterminer deux paramètres.
On considère qu’une séquence temporelle démarre à un instant de temps t0, et qu’un front à générer est décalé par rapport à l’instant de temps t0 par un décalage temporel DELAY_TO_ACHIEVE.
Un premier paramètre est le nombre de cycles d’horloges entier NB_CKCYCLE compris entre l’instant de temps t0 et le front de la séquence temporelle à générer. Le paramètre NB_CKCYCLE dépend du nombre d’échelons FINE_STEP de temps de l’oscillateur composant le décalage temporel DELAY_TO_ACHIEVE. Pour convertir le décalage temporel DELAY_TO_ACHIEVE, exprimé en secondes, en décalage temporel exprimé en nombre d’échelons de temps FINE_STEP, il convient de multiplier le décalage temporel DELAY_TO_ACHIEVE exprimé en secondes par le nombre de portes logiques de l’oscillateur 102 et par la fréquence de l’oscillateur exprimée en . Le paramètre NB_CKCYCLE est, par exemple, calculé en prenant la partie entière du rapport entre le décalage temporel DELAY_TO_ACHIEVE exprimé en nombre d’échelons de temps égaux et le nombre de portes logiques de l’oscillateur.
Un deuxième paramètre est le nombre NB_FINE_STEP d’échelons de temps FINE_STEP de l’oscillateur qui, additionné à NB_CKCYCLE, est égal ou approximativement égal au décalage temporel DELAY_TO_ACHIEVE. Par exemple, le nombre NB_FINE_STEP est choisi comme étant celui qui correspond à un décalage temporel le plus proche au décalage temporel DELAY_TO_ACHIEVE. Le paramètre NB_FINE_STEP est, par exemple, déterminé en prenant le décalage temporel DELAY_TO_ACHIEVE, exprimé en nombre d’échelons de temps FINE_STEP, modulo le nombre N de portes logiques de l’oscillateur 102.
Une fois ces paramètres déterminés, par exemple par un calculateur, le multiplexeur 104 sélectionne en sortie le signal d’horloge avec CK(i)=CK(NB_FINE_STEP). Le multiplexeur 120 sélectionne le signal de sortie d’une des bascules qui correspond à NB_CKCYCLE, par exemple, la sortie de la bascule SR1_FLIP_FLOP_1 si NB_CKCYCLE=0, SR1_FLIP_FLOP_2 si NB_CKCYCLE=1, SR1_FLIP_FLOP_3 si NB_CKCYCLE=2 etc.
Dans l’exemple de la , le nombre de portes logiques est égal à 5, le nombre de bascules est égal à 3, le multiplexeur 104 a 5 entrées, le multiplexeur 120 a 3 entrées et le nombre d’échelons de temps pouvant servir à décaler le front du délai à obtenir est égal au maximum à 5. En fonction de la commande des deux multiplexeurs 104, 120, le front du délai à obtenir peut donc être généré entre la valeur d’un échelon de temps jusqu’à 5 échelons de temps additionnés à 2 périodes d’horloge. Plus le nombre de bascules est élevé, plus il est possible de décaler le front en plus du front du signal d’horloge sélectionné par le multiplexeur 104.
La représente en détail, de façon schématique, le circuit secondaire 122 du circuit 100 de la selon un mode de réalisation de la présente description. Le circuit secondaire 122 permet de générer un deuxième front de la séquence temporelle a un instant de temps voulu par rapport au front généré par le circuit 100.
Selon l’exemple de la , le circuit secondaire 122 comporte un deuxième registre à décalage 402 supplémentaire comprenant une ou plusieurs bascules, par exemple de type D, et au nombre de trois SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2 et SR2_FLIP_FLOP_3 dans l’exemple de la . L’entrée D de la bascule SR2_FLIP_FLOP1 est, par exemple, tirée vers une tension d’alimentation correspondant à l’état haut 1. Selon l’exemple de la , un inverseur est agencé entre la sortie S1FP1Q de la bascule SR1_FLIP_FLOP_1 de la et l’entrée R de la bascule SR2_FLIP_FLOP_1. Le signal ainsi obtenu à l’entrée R de la bascule SR2_FLIP_FLOP_1 est nommé SRESET2.
Selon l’exemple de la , un dispositif de sélection 410 du circuit secondaire 122 reçoit en entrée les signaux d’horloge générés par l’oscillateur en anneau. Dans l’exemple à 5 portes logiques de la , ces signaux d’horloge sont les 5 signaux CK1, CK2, CK3, CK4 et CK5. Plus généralement, ces signaux d’horloge sont les N signaux de CK1 à CKN. Le dispositif de sélection 410 est, par exemple, composé d’un ou plusieurs multiplexeurs. Le dispositif de sélection 410 est configuré pour sélectionner, par exemple, deux signaux d’horloge CK(i+2) et CK(j) différents. L’indice i correspond, par exemple, à celui du signal d’horloge sélectionné par le multiplexeur 104 de la . L’indice j est déterminé, par exemple, avec un calculateur, selon le décalage temporel DELAY_TO_ACHIEVE2 à obtenir par le circuit secondaire 122, en particulier le décalage souhaité entre le premier front généré par le circuit 100 de la , et le front supplémentaire à générer par le circuit secondaire 122. L’indice j est déterminé, par exemple, en additionnant le nombre NB_FINE_STEP2 à i, où NB_FINE_STEP2 est choisi comme étant celui qui correspond à un décalage temporel le plus proche du décalage temporel DELAY_TO_ACHIEVE2. Puis le résultat de cette addition est pris modulo le nombre N de portes logiques de l’oscillateur 102.
L’entrée d’horloge de la bascule SR2_FLIP_FLOP1 est reliée à la sortie d’un multiplexeur 408. Le multiplexeur 408 est, par exemple, configuré pour être commandé par un signal de sélection SEL3 généré par l’unité de commande CMD de la afin de sélectionner l’un des signaux d’horloge parmi CK(i+2) et CK(j). Le signal d’horloge sélectionné est fourni à l’entrée d’horloge, par exemple, de la bascule SR2_FLIP_FLOP_1.
L’entrée d’horloge des autres bascules du deuxième registre à décalage reçoit, par exemple, le signal d’horloge CK(j).
Selon l’exemple de la , l’entrée de donnée de la bascule SR2_FLIP_FLOP_2 est reliée à la sortie d’un multiplexeur 412 configuré pour sélectionner un signal parmi une tension de niveau haut « 1 » ou la sortie de la bascule SR2_FLIP_FLOP1. Le multiplexeur 412 est configuré pour être commandé un signal de sélection SEL4 généré par l’unité de commande CMD de la .
L’entrée de remise à zéro R de la bascule SR2_FLIP_FLOP_2 est reliée à un multiplexeur 414, commandé par un signal SEL5 généré par l’unité de commande CMD, 111, configuré pour sélectionner un signal parmi le signal SRESET2 ou le signal complémentaire de la sortie de la bascule SR2_FLIP_FLOP_1 notée Q_SR2_FLIP_FLOP1. Le signal complémentaire de la sortie de la bascule SR2_FLIP_FLOP_1 est, par exemple, généré par un inverseur qui relie la sortie de la bascule SR2_FLIP_FLOP1 à l’entrée du multiplexeur 414.
La sortie de la bascule SR2_FLIP_FLOP_2, notée Q_SR2_FLIP_FLOP2, est par exemple, reliée à l’entrée de donnée D de la bascule SR2_FLIP_FLOP_3.
L’entrée de remise à zéro de la bascule SR2_FLIP_FLOP_3 reçoit, par exemple, le signal SRESET2.
Un multiplexeur supplémentaire, similaire au multiplexeur 120 et non illustré sur la , peut être ajouté dans le circuit secondaire 122 aux sorties des bascules SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2 et SR2_FLIP_FLOP_3, ce multiplexeur étant commandé pour sélectionner en sortie soit le signal Q_FLIP_FLOP1 ou le signal Q_FLIP_FLOP2 ou le signal Q_FLIP_FLOP3 afin de pouvoir décaler le deuxième front de la séquence temporelle par rapport au signal CK(j) ou CK(i+2).
Dans un exemple non illustré, les dispositifs de sélection 408 et 410 peuvent être condensés pour former un seul multiplexeur, dont le signal de contrôle sera généré par le calculateur 111 selon les valeurs relatives de i et j tel que décrites dans les paragraphes suivants.
Selon l’exemple de la , le premier front de la séquence temporelle voulue est obtenu avec la sélection de CK(i) comme selon l’exemple de la . La valeur complémentaire du signal sélectionné CK(i), i.e le signal S1FP1Q dans l’exemple de la , est utilisée pour remettre à zéro le deuxième registre à décalage 402 qui est utilisé pour générer le deuxième front généré à partir de CK(j) et qui compose la séquence temporelle. Le deuxième front est obtenu de manière similaire au premier front, mais à partir de CK(j), éventuellement décalé de NB_FINE_STEP par la sélection de la bascule correspondante dans le deuxième registre à décalage 402 de façon similaire au premier registre à décalage.
Dans certains cas, le multiplexeur 408 est commandé pour effectuer la sélection du signal CK(i+2) au lieu de CK(j), par exemple, uniquement lorsque j=i ou j=i+1. Lorsque j est différent de j=i ou j=i+1, le multiplexeur 408 est commandé pour effectuer la sélection du signal CK(j).
Dans certains cas, le multiplexeur 412 est commandé, par exemple, pour sélectionner la tension d’état haut « 1 » lorsque j=i ou j=i+1 ou sélectionner, par exemple, le signal Q_FLIP_FLOP2 lorsque j est différent de i et de i+1.
Dans certains cas, le multiplexeur 414 est commandé pour sélectionner le signal SRESET2 lorsque j est différent de i ou sélectionner, par exemple, le signal inverse de la sortie Q_FLIP_FLOP2 lorsque j=i.
Les sélections effectuées par les multiplexeurs 408, 412 ou 414 lorsque j=i ou j=i+1 permettent d’éviter des risques fonctionnels si le retard introduit par le fonctionnement des bascules et/ou des multiplexeurs et/ou des portes logiques sont proches de la valeur du paramètre FINE_STEP.
Dans certains cas, le nombre de portes logiques de l’oscillateur 102 est égal ou supérieur à 5, la durée entre les deux fronts de la séquence temporelle est d’au moins 2 FINE_STEP et le nombre NB_FINE_STEP choisi pour le premier front implique que la sortie de la bascule Q_SR2_FLIP_FLOP_X, qui serait sélectionnée au niveau du deuxième registre à décalage, soit à zéro. Dans ces cas, la bascule sélectionnée au niveau du deuxième registre à décalage est, par exemple, la bascule suivante Q_SR2_FLIP_FLOP_X+1. Cela permet d’éviter des problèmes fonctionnels dus aux fréquences élevées utilisées.
Les figures 5a, 5b et 5c sont des chronogrammes représentant des signaux de la selon un mode de réalisation de la présente description.
La représente le cas où j=i, c’est-à-dire que les multiplexeurs 104 et 410 sont commandés pour sélectionner le même signal d’horloge parmi les signaux SCK1 à SCKN. Dans ce cas, le multiplexeur 408 est commandé pour sélectionner l’horloge CK(i+2). Le signal S1FP1Q à la sortie du premier registre à décalage 110 a donc un front montant, et le signal SRESET2 un front descendant, juste après un front montant fm1 du signal d’horloge CK(j=i). Le signal Q_SR2_FLIP_FLOP1 a un front montant juste après un front montant fm1’ du signal d’horloge CK(i+2) qui suit le front montant fm1. Les signaux Q_SR2_FLIP_FLOP2 et Q_SR2_FLIP_FLOP3 ont toutefois des fronts montants juste après des fronts montants correspondants fm2 et fm3 du signal d’horloge CK(i=j).
La représente le cas où j=i+1. Dans ce cas, le multiplexeur 408 est commandé pour sélectionner l’horloge CK(i+2). Le signal S1FP1Q à la sortie du premier registre à décalage 110 a donc un front montant, et le signal SRESET2 un front descendant, juste après un front montant fm1b du signal d’horloge CK(i). Le signal Q_SR2_FLIP_FLOP1 a un front montant juste après un front montant fm1b’ du signal d’horloge CK(i+2) qui suit le front montant fm1b. Les signaux Q_SR2_FLIP_FLOP2 et Q_SR2_FLIP_FLOP3 ont toutefois des fronts montants juste après des fronts montants correspondants fm2b’ et fm3b’ du signal d’horloge CK(j=i+1).
La représente le cas où j est différent de i et i+1. Dans ce cas, le multiplexeur 408 est commandé pour sélectionner l’horloge CK(j). Le signal S1FP1Q à la sortie du premier registre à décalage 110 a donc un front montant, et le signal SRESET2 un front descendant, juste après un front montant fm1b du signal d’horloge CK(i). Les signaux Q_SR2_FLIP_FLOP1, Q_SR2_FLIP_FLOP2 et Q_SR2_FLIP_FLOP3 ont donc des fronts montants juste après des fronts montants correspondants fm1b’’, fm2b’’ et fm3b’’ du signal d’horloge CK(j).
La représente un procédé de génération d’un front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description.
Dans une étape 602 (NB_FINE_STEP CALCULATION), le paramètre NB_FINE_STEP est calculé comme explicité pour l’exemple de la .
Dans une autre étape 604 (NB_CKCYCLE CALCULATION), le paramètre NB_CKCYCLE est calculé comme explicité pour l’exemple de la .
Dans certains cas, les étapes 602 et 604 sont effectuées préalablement au procédé de la , et uniquement les signaux de sélection des multiplexeurs sont enregistrés dans le circuit de command CMD.
Dans une étape 608 (FIRST SHIFT REGISTER CLOCK SELECTION CK(i) BASED ON NB_FINE_STEP CALCULATION) effectuée après l’étape 606, le multiplexeur 104 est commandé pour sélectionner le signal d’horloge comme indiqué dans l’exemple de la .
Dans une étape 610 (SELECT PROPER FLIP FLOP OUTPUT OF FIRST REGISTER BASED ON NB_CKCYCLE CALCULATION), effectuée après l’étape 606, le multiplexeur 120 est commandé pour sélectionner une sortie de bascule du premier registre à décalage 110 comme indiqué dans l’exemple de la .
Dans une étape 611 (RESET FLIP FLOPS TO ZERO), l’entrée R des bascules du premier registre à décalage 110 est activée pour remettre à zéro les bascules.
Dans une étape 612 (TIME SEQUENCE GENERATION BASED ON NB_FINE_STEP AND ON CK(i)), la séquence temporelle ayant un front est générée à partir du signal d’horloge sélectionné à l’étape 608 par le multiplexeur 104, et à partir du signal de sortie de la bascule sélectionnée à l’étape 610.
La représente un procédé de génération d’un front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description.
Dans l’exemple de la , les étapes 608 et 610 sont identiques à celles de la .
Dans une étape 702 (SECOND SHIFT REGISTER CLOCK SELECTION CK(j) BASED ON NB_FINE_STEP AND (i) AND NUMBER OF INVERTERS OF OSCILLATOR), le signal d’horloge (j) est sélectionné comme explicité dans l’exemple de la .
Dans une étape 703 (RESET FLIP FLOPS), les bascules sont, par exemple, reconfigurées comme explicité dans l’exemple de la .
Dans une étape 704, (TIME SEQUENCE GENERATION BASED ON CK(i) AND CK(j)), la séquence temporelle ayant deux fronts est générée à partir des signaux d’horloge CK(i) et CK(j) comme explicité dans l’exemple de la .
La représente, de façon schématique, un circuit 800 de génération de front d’une séquence temporelle selon un autre mode de réalisation de la présente description. Le circuit 800 est similaire au circuit de la à l’exception du dispositif de sélection 120, qui est remplacé par des dispositifs de sélection 802 et 804 dans l’exemple de la , et les bascules SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2 et SR1_FLIP_FLOP_3 ne sont pas connectées entre elles de la même manière entre la et la .
Dans l’exemple de la , le dispositif de sélection 802, qui est par exemple un multiplexeur à deux entrées, a une de ses entrées, notée « 0 » qui est reliée à un état ‘1’, qui correspond par exemple à un niveau de tension haut. Le dispositif de sélection 802 a une autre entrée, notée « 1 », qui est reliée, par exemple, à la sortie Q de la bascule SR1_FLIP_FLOP_1. La sortie du dispositif de sélection 802 est reliée à l’entrée D de la bascule SR1_FLIP_FLOP_2. Le dispositif de sélection 802 est commandé, par exemple, par l’unité de commande 111.
Dans l’exemple de la , un dispositif de sélection 804, qui est par exemple un multiplexeur à deux entrées, a une de ses entrées, notée « 0 » qui est reliée à un état ‘1’, qui est par exemple un état haut. Le dispositif de sélection 804 a une autre entrée, notée « 1 », qui est reliée, par exemple, à la sortie Q de la bascule SR1_FLIP_FLOP_2. La sortie du dispositif de sélection 804 est reliée à l’entrée D de la bascule SR1_FLIP_FLOP_3. Le dispositif de sélection 804 est commandé, par exemple, par l’unité de commande 111.
Dans un exemple non illustré, un amplificateur (« buffer », en anglais) est, par exemple, agencé en série entre la sortie Q de la bascule SR1_FLIP_FLOP_1 et l’entrée ‘1’ du dispositif de sélection 802 et/ou un autre amplificateur est, par exemple, agencé en série entre la sortie Q de la bascule SR1_FLIP_FLOP_2 et l’entrée « 1 » du dispositif de sélection 804.
Le fonctionnement global du circuit de l’exemple de la est similaire à celui de la .
Dans l’exemple de la , le placement des dispositif de sélection 802 et 804 permet de déterminer la taille effective du registre à décalage d’une façon plus optimale d’un point de vue précision temporelle pour la séquence recherchée. Le chemin critique qui tend idéalement vers un délai de propagation nul, commence dès la sortie de l’oscillateur en anneau à partir du front montant (ou descendant selon l’implémentation des bascules flip flop) et se termine sur le front montant du signal SR1_OUTPUT. Dans le cas de l’implémentation de la , le signal n’a qu’à traverser le multiplexeur d’horloge 104, ainsi que la bascule flip-flop de sortie SR1_FLIP_FLOP_3. Il y a donc seulement 2 éléments sur ce chemin critique, ce qui permet de limiter les délais et incertitudes additionnels et non voulus.
Dans un exemple de fonctionnement non illustré du circuit de la , le procédé de la peut être appliqué au circuit 800. Dans ce cas-là, l’étape 703 devient identique à l’étape 611.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les signaux générés dans l’exemple de la ou dans l’exemple de la peuvent être recombinés avec des portes logiques pour construire des signaux plus complexes. La personne du métier pourra en outre mettre en oeuvre une étape de remise à zéro de l’oscillateur en début de génération de la séquence temporelle.
La personne du métier saura adapter le type de bascule D en fonction du circuit. Par exemple, les inverseurs du circuit secondaire 122 sont omis dans le cas où des bascules D avec un signal de remise à zéro actif bas sont utilisées pour implémenter les bascules SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2 et SR2_FLIP_FLOP_3. Dans un autre exemple, des bascules D à balayage sont utilisées pour implémenter les bascules SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2 et SR2_FLIP_FLOP_3, avec la fonction balayage désactivée. Dans encore un autre exemple, des bascules à remise à zéro avec niveau haut et avec un état de remise à zéro qui est haut « 1 » pour la sortie Q peuvent être utilisées. Dans ce cas, la personne du métier pourra utiliser la sortie si elle est disponible ou insérer un inverseur après la sortie Q. Dans le cas où des bascules à signal de remise à zéro actif bas et avec état de sortie ayant un état haut « 1 » sont utilisées, il convient d’utiliser le complémentaire de la sortie ou de le générer et d’enlever les inverseurs du circuit secondaire 122.
Dans le circuit secondaire 122, la personne du métier pourra relier le signal S1FP1Q à l’entrée D de la bascule SR2_FLIP_FLOP1 au lieu de l’entrée R.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (11)

  1. Circuit de génération de séquence temporelle (100) comprenant :
    - un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ;
    - un premier registre à décalage (110) comprenant :
    une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules (SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3) reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et
    une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ;
    - un premier dispositif (104) configuré pour :
    sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et
    fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage (110).
  2. Procédé de génération de séquence temporelle d’un circuit comprenant :
    - un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ;
    - un premier registre à décalage (110) comprenant :
    une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules (SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3) reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et
    une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ;
    le procédé comprenant :
    sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et
    fournir le signal d’horloge sélectionné à l’entrée de signal d’horloge du registre à décalage.
  3. Circuit selon la revendication 1 ou procédé selon la revendication 2, comprenant en outre :
    - un deuxième dispositif (120) configuré pour sélectionner ledit signal de sortie de ladite bascule, ou un parmi les signaux de sortie desdites bascules.
  4. Circuit selon la revendication 1 ou 3, ou procédé selon la revendication 2 ou 3 dans lequel la ou les bascules est de type D.
  5. Circuit selon l’une quelconque des revendications 1 ou 3 ou 4 ou procédé selon l’une quelconque des revendications 2 à 4 dans lequel un deuxième registre à décalage (402) comprend une bascule, ou plusieurs bascules (SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2, SR2_FLIP_FLOP_3) reliées en série dont l’entrée d’horloge est configurée pour recevoir un autre signal d’horloge sélectionné parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109).
  6. Circuit ou procédé selon la revendication 5, dans lequel l’entrée (R) de reconfiguration de ladite bascule, ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est couplée à un signal de sortie du premier registre (110) parmi le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage (110).
  7. Circuit ou procédé selon la revendication 6 et dont le deuxième registre à décalage (402) comprend plusieurs desdites bascules (SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2, SR2_FLIP_FLOP_3), dans lequel l’entrée de donnée (D) d’au moins une des bascules du deuxième registre à décalage est configurée pour recevoir un signal sélectionné par un multiplexeur (412) parmi un signal correspondant à un niveau haut ou le signal de sortie d’une des autres bascules du deuxième registre à décalage.
  8. Circuit ou procédé selon la revendication 5, dans lequel l’entrée de données (D) de ladite bascule ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage (402), est configurée pour recevoir le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage (110).
  9. Circuit ou procédé selon l’une quelconque des revendications 5 à 8 et dont le deuxième registre à décalage comprend plusieurs desdites bascules, dans lequel le signal d’horloge (CK(i+2)), sélectionné pour l’entrée d’horloge d’une des bascules du deuxième registre à décalage, est différent du signal d’horloge (CK(j)) sélectionné pour l’entrée d’horloge d’une autre des bascules du deuxième registre à décalage.
  10. Circuit selon la revendication 1, dans lequel le registre à décalage comprend en outre :
    - un premier dispositif de sélection (802) ayant une première entrée reliée à la sortie d’une première bascule (SR1_FLIP_FLOP_1) dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces première et deuxième entrées à l’entrée d’une deuxième bascule (SR1_FLIP_FLOP_2) dudit registre à décalage ; et
    - un deuxième dispositif de sélection (804) ayant une première entrée reliée à la sortie de la deuxième bascule (SR1_FLIP_FLOP_2) dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces premières et deuxièmes entrées à l’entrée d’une troisième bascule (SR1_FLIP_FLOP_3) dudit registre à décalage.
  11. Circuit selon l’une quelconque des revendications 1 ou 3 à 10 ou procédé selon l’une quelconque des revendications 2 à 10 dans lequel le nombre de portes logiques (101, 103, 105, 107, 109) est un nombre impair.
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