JPH1070441A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1070441A JPH1070441A JP8225175A JP22517596A JPH1070441A JP H1070441 A JPH1070441 A JP H1070441A JP 8225175 A JP8225175 A JP 8225175A JP 22517596 A JP22517596 A JP 22517596A JP H1070441 A JPH1070441 A JP H1070441A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 システムに搭載後において、ＰＬＬ回路の出
力信号の外部クロック信号に対する遅延時間を変更する
ことができる半導体装置を得る。 【解決手段】 外部クロック信号を入力端子１に入力す
る。アドレス値を入力端子３に入力する。デコーダ９は
アドレス値に応じて、電圧制御発振器８内の複数の遅延
時間のうちの１つを選択する。出力端子２に出力される
信号の位相は入力端子１における外部クロック信号より
も選択された遅延時間だけ遅れている。従って、システ
ムに搭載後において、ＰＬＬ回路の出力信号の外部クロ
ック信号に対する遅延時間を変更することができるとい
う効果を奏す。
力信号の外部クロック信号に対する遅延時間を変更する
ことができる半導体装置を得る。 【解決手段】 外部クロック信号を入力端子１に入力す
る。アドレス値を入力端子３に入力する。デコーダ９は
アドレス値に応じて、電圧制御発振器８内の複数の遅延
時間のうちの１つを選択する。出力端子２に出力される
信号の位相は入力端子１における外部クロック信号より
も選択された遅延時間だけ遅れている。従って、システ
ムに搭載後において、ＰＬＬ回路の出力信号の外部クロ
ック信号に対する遅延時間を変更することができるとい
う効果を奏す。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路を有
する半導体装置に関し、特にＰＬＬ回路の出力信号の遅
延時間を制御することが必要な半導体装置に関する。
する半導体装置に関し、特にＰＬＬ回路の出力信号の遅
延時間を制御することが必要な半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩのデータの入力のセットアップタ
イム，データの出力のホールドタイムのマージンの拡大
のために、ＬＳＩの外部から入力されるクロック信号
（外部クロック信号）に対する内部のクロック信号（内
部クロック信号）の位相調整が行われる。なお、セット
アップタイムとは、図１５に示すように、外部データに
関しては、外部データを用意してからその外部データを
内部へ取り込む時点（図１５では内部クロック信号の立
上りエッジ）までの時間ｔsetである。また、内部デー
タに関しては、内部データを用意してからその内部デー
タを外部へ出力する時点（図１５では内部クロック信号
の立上りエッジ）までの時間ｔsetである。ホールドタ
イムとは、図１５に示すように、外部データに関して
は、外部データを内部へ取り込む時点の後も用意し続け
ておく時間ｔholdである。内部データに関しては、内部
データを外部へ出力する時点の後も用意し続けておく時
間ｔholdである。内部クロック信号の調整は位相同期回
路（ＰＬＬ回路）が適している。
イム，データの出力のホールドタイムのマージンの拡大
のために、ＬＳＩの外部から入力されるクロック信号
（外部クロック信号）に対する内部のクロック信号（内
部クロック信号）の位相調整が行われる。なお、セット
アップタイムとは、図１５に示すように、外部データに
関しては、外部データを用意してからその外部データを
内部へ取り込む時点（図１５では内部クロック信号の立
上りエッジ）までの時間ｔsetである。また、内部デー
タに関しては、内部データを用意してからその内部デー
タを外部へ出力する時点（図１５では内部クロック信号
の立上りエッジ）までの時間ｔsetである。ホールドタ
イムとは、図１５に示すように、外部データに関して
は、外部データを内部へ取り込む時点の後も用意し続け
ておく時間ｔholdである。内部データに関しては、内部
データを外部へ出力する時点の後も用意し続けておく時
間ｔholdである。内部クロック信号の調整は位相同期回
路（ＰＬＬ回路）が適している。
【０００３】図１０は従来の半導体装置を示すブロック
図である。図１０において、１は周期ＣＬの外部クロッ
ク信号を入力するための入力端子、２は内部クロック信
号を出力する出力端子、６は位相比較器、７は位相比較
器６の出力をフィルタリングするためのループフィル
タ、８は電圧制御発信器、１１は遅延回路、４は遅延回
路１１からの信号を入力するための、位相比較器６の一
方の入力端子、５は電圧制御発振器８からの信号を入力
するための、位相比較器６の他方の入力端子、１０は電
圧制御発振器８の出力端子、１６は電圧制御発振器８の
入力端子である。
図である。図１０において、１は周期ＣＬの外部クロッ
ク信号を入力するための入力端子、２は内部クロック信
号を出力する出力端子、６は位相比較器、７は位相比較
器６の出力をフィルタリングするためのループフィル
タ、８は電圧制御発信器、１１は遅延回路、４は遅延回
路１１からの信号を入力するための、位相比較器６の一
方の入力端子、５は電圧制御発振器８からの信号を入力
するための、位相比較器６の他方の入力端子、１０は電
圧制御発振器８の出力端子、１６は電圧制御発振器８の
入力端子である。
【０００４】次に図１０に示す半導体装置の構成につい
て説明する。遅延回路１１の入力は入力端子１に接続さ
れ、出力は入力端子４に接続されている。位相比較器６
の出力はループフィルタ７の入力に接続されている。ル
ープフィルタ７の出力は入力端子１６に接続されてい
る。出力端子１０は出力端子２及び入力端子５に接続さ
れている。位相比較器６，ループフィルタ７及び電圧制
御発振器８はＰＬＬ回路を構成する。
て説明する。遅延回路１１の入力は入力端子１に接続さ
れ、出力は入力端子４に接続されている。位相比較器６
の出力はループフィルタ７の入力に接続されている。ル
ープフィルタ７の出力は入力端子１６に接続されてい
る。出力端子１０は出力端子２及び入力端子５に接続さ
れている。位相比較器６，ループフィルタ７及び電圧制
御発振器８はＰＬＬ回路を構成する。
【０００５】図１１は電圧制御発振器８の内部の構成を
示す回路図である。図１１において、８ｂは反転増幅
器、８ａは反転増幅器８ｂを入力端子１６における信号
に応じて制御する制御部、ＩＮＶはインバータ、その他
の符号は図１０中の符号に対応している。次に電圧制御
発振器８の構成について説明する。複数の反転増幅器８
ｂはループ状に接続され、リングオシュレータを構成し
ている。複数のの反転増幅器８ｂのうち、１つの反転増
幅器８ｂの出力はインバータＩＮＶを介して出力端子１
０に接続されている。制御部８ａの入力は入力端子１６
に接続され、出力は各反転増幅器８ｂに接続されてい
る。
示す回路図である。図１１において、８ｂは反転増幅
器、８ａは反転増幅器８ｂを入力端子１６における信号
に応じて制御する制御部、ＩＮＶはインバータ、その他
の符号は図１０中の符号に対応している。次に電圧制御
発振器８の構成について説明する。複数の反転増幅器８
ｂはループ状に接続され、リングオシュレータを構成し
ている。複数のの反転増幅器８ｂのうち、１つの反転増
幅器８ｂの出力はインバータＩＮＶを介して出力端子１
０に接続されている。制御部８ａの入力は入力端子１６
に接続され、出力は各反転増幅器８ｂに接続されてい
る。
【０００６】図１２は遅延回路１１の内部の構成の一例
を示す回路図である。図１２において、ＩＮＶはインバ
ータ、Ｒは抵抗、Ｃは容量、その他の符号は図１０中の
符号に対応している。図１２の他にも、インバータの入
力・出力間の遅延を利用する、インバータを多段接続し
た遅延回路が用いられていることもある。
を示す回路図である。図１２において、ＩＮＶはインバ
ータ、Ｒは抵抗、Ｃは容量、その他の符号は図１０中の
符号に対応している。図１２の他にも、インバータの入
力・出力間の遅延を利用する、インバータを多段接続し
た遅延回路が用いられていることもある。
【０００７】次に、図１０に示す半導体装置の動作につ
いて説明する。図１３は入力端子１における外部クロッ
ク信号と出力端子２における内部クロック信号との関係
を示すタイミングチャート図である。ＰＬＬ回路は、入
力端子４における信号の位相と出力端子２における内部
クロック信号の位相とが一致するように動作する。遅延
回路１１は入力端子１における外部クロック信号を受け
て、外部クロック信号より遅延時間ｔｄ２遅れた信号を
入力端子４に与える。従って、出力端子２における内部
クロック信号は入力端子１における外部クロック信号よ
りも遅延時間ｔｄ２だけ位相が遅れている。換言する
と、見かけ上出力端子２における内部クロック信号は入
力端子１における外部クロック信号よりも遅延時間ｔｄ
１（＝外部クロック信号の周期−遅延時間ｔｄ２）だけ
位相が進んでいる。
いて説明する。図１３は入力端子１における外部クロッ
ク信号と出力端子２における内部クロック信号との関係
を示すタイミングチャート図である。ＰＬＬ回路は、入
力端子４における信号の位相と出力端子２における内部
クロック信号の位相とが一致するように動作する。遅延
回路１１は入力端子１における外部クロック信号を受け
て、外部クロック信号より遅延時間ｔｄ２遅れた信号を
入力端子４に与える。従って、出力端子２における内部
クロック信号は入力端子１における外部クロック信号よ
りも遅延時間ｔｄ２だけ位相が遅れている。換言する
と、見かけ上出力端子２における内部クロック信号は入
力端子１における外部クロック信号よりも遅延時間ｔｄ
１（＝外部クロック信号の周期−遅延時間ｔｄ２）だけ
位相が進んでいる。
【０００８】
【発明が解決しようとする課題】従来のＰＬＬを有する
半導体装置は、以上のように構成されているため、以下
のような問題点がある。
半導体装置は、以上のように構成されているため、以下
のような問題点がある。
【０００９】まず、必要な遅延時間が大きいほど、遅延
時間を容量Ｃ及び抵抗Ｒを含む遅延回路１１で実現する
場合は容量Ｃや抵抗Ｒのレイアウト面積が大きくなり、
インバータの遅延を利用する遅延回路で実現する場合は
インバータＩＮＶの数が増加するため、レイアウト面積
が大きくなるという問題点がある。
時間を容量Ｃ及び抵抗Ｒを含む遅延回路１１で実現する
場合は容量Ｃや抵抗Ｒのレイアウト面積が大きくなり、
インバータの遅延を利用する遅延回路で実現する場合は
インバータＩＮＶの数が増加するため、レイアウト面積
が大きくなるという問題点がある。
【００１０】また、容量Ｃの容量値や抵抗Ｒの抵抗値等
はプロセスの影響を受けるため、異なるプロセスによっ
て遅延時間が変化したり、同じプロセスでも条件の違い
により仕上がり具合が異なりって遅延時間が変化すると
いう問題点がある。
はプロセスの影響を受けるため、異なるプロセスによっ
て遅延時間が変化したり、同じプロセスでも条件の違い
により仕上がり具合が異なりって遅延時間が変化すると
いう問題点がある。
【００１１】また、例えば、図１０に示す半導体装置を
内蔵するＬＳＩをボード等のシステムに搭載し、外部ク
ロック信号はそのシステムから供給される場合を考え
る。遅延回路１１は、外部クロック信号の周期を考慮し
て設計される。ここで、複数のシステムがあり、それら
の外部クロック信号の周期が異なる場合、システム毎に
遅延回路１１の設計を行わなければならない。このよう
に、外部クロック信号の周期に応じて遅延回路１１の設
計をしなければならないという問題点がある。
内蔵するＬＳＩをボード等のシステムに搭載し、外部ク
ロック信号はそのシステムから供給される場合を考え
る。遅延回路１１は、外部クロック信号の周期を考慮し
て設計される。ここで、複数のシステムがあり、それら
の外部クロック信号の周期が異なる場合、システム毎に
遅延回路１１の設計を行わなければならない。このよう
に、外部クロック信号の周期に応じて遅延回路１１の設
計をしなければならないという問題点がある。
【００１２】また、遅延時間が１つの固定値であるた
め、様々なセットアップタイムやホールドタイムに対応
できない。例えば、図１０に示すＰＬＬ回路は、ＬＳＩ
に内蔵されていて、ＬＳＩ内部で生成された内部データ
を内部クロック信号と同期させて出力させ、ＬＳＩ外部
で生成された外部データを内部クロック信号と同期させ
て取り込む場合を考える。図１５を参照して、遅延回路
１１における遅延時間を設計段階で設定することによ
り、内部クロック信号の遅延時間を変化させることで、
時間ｔholdや時間ｔsetを変化させることができる。し
かし、内部クロックの遅延時間を変化させて、外部デー
タの取り込みにおける時間ｔholdを長くすると、内部デ
ータの出力における時間ｔsetが短くなる。逆に、外部
データの取り込みにおける時間ｔsetを長くすると、内
部データの出力における時間ｔholdが短くなる。以上の
ように、セットアップタイムとホールドタイムはトレー
ドオフの関係である。従って、セットアップタイムある
いはホールドタイムの一方を変更すると、これに伴い、
他方も変更されてしまう。このように、セットアップタ
イムとホールドタイムとは独立に調整することができな
いという問題点がある。
め、様々なセットアップタイムやホールドタイムに対応
できない。例えば、図１０に示すＰＬＬ回路は、ＬＳＩ
に内蔵されていて、ＬＳＩ内部で生成された内部データ
を内部クロック信号と同期させて出力させ、ＬＳＩ外部
で生成された外部データを内部クロック信号と同期させ
て取り込む場合を考える。図１５を参照して、遅延回路
１１における遅延時間を設計段階で設定することによ
り、内部クロック信号の遅延時間を変化させることで、
時間ｔholdや時間ｔsetを変化させることができる。し
かし、内部クロックの遅延時間を変化させて、外部デー
タの取り込みにおける時間ｔholdを長くすると、内部デ
ータの出力における時間ｔsetが短くなる。逆に、外部
データの取り込みにおける時間ｔsetを長くすると、内
部データの出力における時間ｔholdが短くなる。以上の
ように、セットアップタイムとホールドタイムはトレー
ドオフの関係である。従って、セットアップタイムある
いはホールドタイムの一方を変更すると、これに伴い、
他方も変更されてしまう。このように、セットアップタ
イムとホールドタイムとは独立に調整することができな
いという問題点がある。
【００１３】本発明は、これらの問題点を解決するため
になされたものであり、システムに搭載後において、Ｐ
ＬＬ回路が出力する内部クロック信号の外部クロック信
号に対する遅延時間を変更することができ、さらにレイ
アウト面積の削減，プロセスによる遅延時間の変動の削
減，セットアップタイム及びホールドタイムを独立に調
整できる半導体装置を得ることを目的とする。
になされたものであり、システムに搭載後において、Ｐ
ＬＬ回路が出力する内部クロック信号の外部クロック信
号に対する遅延時間を変更することができ、さらにレイ
アウト面積の削減，プロセスによる遅延時間の変動の削
減，セットアップタイム及びホールドタイムを独立に調
整できる半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、基準クロック信号に対してそれぞれ遅
延時間が異なる複数の遅延信号を生成する遅延信号生成
手段と、前記複数の遅延信号のうちの１つを選択するた
めに用いられる制御信号を入力する制御端子と、前記制
御端子からの前記制御信号を受けて、前記制御信号に基
づいて、前記複数の遅延信号のうちの１つを選択する遅
延信号選択手段と、前記遅延信号選択手段が選択した前
記遅延信号に基づいて、前記基準クロック信号に対して
当該選択した前記遅延信号の前記遅延時間の分だけ位相
が異なるクロック信号を出力するＰＬＬ回路とを備え
る。
課題解決手段は、基準クロック信号に対してそれぞれ遅
延時間が異なる複数の遅延信号を生成する遅延信号生成
手段と、前記複数の遅延信号のうちの１つを選択するた
めに用いられる制御信号を入力する制御端子と、前記制
御端子からの前記制御信号を受けて、前記制御信号に基
づいて、前記複数の遅延信号のうちの１つを選択する遅
延信号選択手段と、前記遅延信号選択手段が選択した前
記遅延信号に基づいて、前記基準クロック信号に対して
当該選択した前記遅延信号の前記遅延時間の分だけ位相
が異なるクロック信号を出力するＰＬＬ回路とを備え
る。
【００１５】本発明の請求項２に係る課題解決手段にお
いて、前記ＰＬＬ回路は、ループ状に接続された複数の
反転増幅器を含む電圧制御発信器を含み、前記遅延信号
生成手段は、前記電圧制御発信器であり、前記複数の遅
延信号は、それぞれ前記複数の反転増幅器の出力信号で
ある。
いて、前記ＰＬＬ回路は、ループ状に接続された複数の
反転増幅器を含む電圧制御発信器を含み、前記遅延信号
生成手段は、前記電圧制御発信器であり、前記複数の遅
延信号は、それぞれ前記複数の反転増幅器の出力信号で
ある。
【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記遅延信号選択手段は複数であり、前記ＰＬＬ
は、前記複数の遅延信号選択手段がそれぞれ選択した複
数の前記遅延信号に基づいて、前記選択した複数の遅延
信号に対応する複数の前記クロック信号を出力する。
いて、前記遅延信号選択手段は複数であり、前記ＰＬＬ
は、前記複数の遅延信号選択手段がそれぞれ選択した複
数の前記遅延信号に基づいて、前記選択した複数の遅延
信号に対応する複数の前記クロック信号を出力する。
【００１７】本発明の請求項４に係る課題解決手段は、
前記複数のクロック信号のうち、１つの前記クロック信
号を受け、このクロック信号に応じて外部で生成された
データを取り込む第１のラッチ回路と、前記複数のクロ
ック信号のうち、他の１つの前記クロック信号を受け、
このクロック信号に応じて内部で生成されたデータを出
力する第２のラッチ回路とをさらに備える。
前記複数のクロック信号のうち、１つの前記クロック信
号を受け、このクロック信号に応じて外部で生成された
データを取り込む第１のラッチ回路と、前記複数のクロ
ック信号のうち、他の１つの前記クロック信号を受け、
このクロック信号に応じて内部で生成されたデータを出
力する第２のラッチ回路とをさらに備える。
【００１８】本発明の請求項５に係る課題解決手段は、
前記基準クロック信号の周期に応じて、前記制御信号を
生成して、前記制御端子へ出力するＣＰＵをさらに備え
る。
前記基準クロック信号の周期に応じて、前記制御信号を
生成して、前記制御端子へ出力するＣＰＵをさらに備え
る。
【００１９】
好ましい実施の形態の背景．図１は好ましい実施の形態
の背景における半導体装置を示すブロック図である。図
１において、１は周期ＣＬの外部クロック信号（基準ク
ロック信号）を入力するための入力端子、２は内部クロ
ック信号を出力する出力端子、３は遅延時間を選択する
ための制御信号を入力するための入力端子（制御端
子）、６は位相比較器、７は位相比較器６の出力をフィ
ルタリングするためのループフィルタ、８は電圧制御発
信器、９はデコーダ、１１ａは遅延回路（遅延信号生成
手段）、４は遅延回路１１ａからの信号を入力するため
の、位相比較器６の一方の入力端子、５は電圧制御発振
器８からの信号を入力するための、位相比較器６の他方
の入力端子、１０は電圧制御発振器８の出力端子、１６
は電圧制御発振器８の入力端子である。
の背景における半導体装置を示すブロック図である。図
１において、１は周期ＣＬの外部クロック信号（基準ク
ロック信号）を入力するための入力端子、２は内部クロ
ック信号を出力する出力端子、３は遅延時間を選択する
ための制御信号を入力するための入力端子（制御端
子）、６は位相比較器、７は位相比較器６の出力をフィ
ルタリングするためのループフィルタ、８は電圧制御発
信器、９はデコーダ、１１ａは遅延回路（遅延信号生成
手段）、４は遅延回路１１ａからの信号を入力するため
の、位相比較器６の一方の入力端子、５は電圧制御発振
器８からの信号を入力するための、位相比較器６の他方
の入力端子、１０は電圧制御発振器８の出力端子、１６
は電圧制御発振器８の入力端子である。
【００２０】次に図１に示す半導体装置の構成について
説明する。デコーダ９の入力は入力端子３に接続されて
いる。遅延回路１１ａの一方の入力は入力端子１に接続
され、他方の入力はデコーダ９の出力に接続され、出力
は入力端子４に接続されている。位相比較器６の出力は
ループフィルタ７の入力に接続されている。ループフィ
ルタ７の出力は入力端子１６に接続されている。出力端
子１０は出力端子２及び入力端子５に接続されている。
位相比較器６，ループフィルタ７及び電圧制御発振器８
はＰＬＬ回路を構成する。スイッチＳＷ及びデコーダ９
より遅延信号選択手段を構成する。
説明する。デコーダ９の入力は入力端子３に接続されて
いる。遅延回路１１ａの一方の入力は入力端子１に接続
され、他方の入力はデコーダ９の出力に接続され、出力
は入力端子４に接続されている。位相比較器６の出力は
ループフィルタ７の入力に接続されている。ループフィ
ルタ７の出力は入力端子１６に接続されている。出力端
子１０は出力端子２及び入力端子５に接続されている。
位相比較器６，ループフィルタ７及び電圧制御発振器８
はＰＬＬ回路を構成する。スイッチＳＷ及びデコーダ９
より遅延信号選択手段を構成する。
【００２１】図２は遅延回路１１ａの内部の構成を示す
回路図である。図２において、Ｄｎ（ｎ＝１，２，…，
１３）はそれぞれ遅延回路ブロック、ＩＮＶはインバー
タ、Ｒは抵抗、Ｃは容量、ＳＷはスイッチ、その他の符
号は図１中の符号に対応している。遅延回路１１ａは１
３個の遅延回路ブロックからなる。各遅延回路ブロック
Ｄ１〜Ｄ１３に含まれるスイッチＳＷのオン・オフはデ
コーダ９によって制御される。また、遅延回路ブロック
Ｄｎにおける遅延時間ｔｄ２は、 遅延時間ｔｄ２＝時間ＣＬF×（ｎ−１）÷１３＋時間ＣＬF…（１） である。なお、時間ＣＬFは固定長の時間であり、周期
ＣＬと同じであることが望ましい。例えば、遅延回路ブ
ロックＤ１における遅延時間ｔｄ２は、時間ＣＬFであ
る。また、遅延回路ブロックＤ２における遅延時間ｔｄ
２は、時間ＣＬF／１３＋時間ＣＬFである。
回路図である。図２において、Ｄｎ（ｎ＝１，２，…，
１３）はそれぞれ遅延回路ブロック、ＩＮＶはインバー
タ、Ｒは抵抗、Ｃは容量、ＳＷはスイッチ、その他の符
号は図１中の符号に対応している。遅延回路１１ａは１
３個の遅延回路ブロックからなる。各遅延回路ブロック
Ｄ１〜Ｄ１３に含まれるスイッチＳＷのオン・オフはデ
コーダ９によって制御される。また、遅延回路ブロック
Ｄｎにおける遅延時間ｔｄ２は、 遅延時間ｔｄ２＝時間ＣＬF×（ｎ−１）÷１３＋時間ＣＬF…（１） である。なお、時間ＣＬFは固定長の時間であり、周期
ＣＬと同じであることが望ましい。例えば、遅延回路ブ
ロックＤ１における遅延時間ｔｄ２は、時間ＣＬFであ
る。また、遅延回路ブロックＤ２における遅延時間ｔｄ
２は、時間ＣＬF／１３＋時間ＣＬFである。
【００２２】次に、図１に示す半導体装置の動作につい
て説明する。外部クロック信号を入力端子１に入力す
る。デコーダ９は入力端子３におけるアドレス値を入力
して、アドレス値に応じて”Ｈ”あるいは”Ｌ”レベル
に設定された、複数のビットからなる制御信号を出力す
る。図２では制御信号のビットの数は１３個必要であ
る。その複数のビットは、それぞれ各遅延回路ブロック
Ｄｎ内のスイッチＳＷに割り当てられている。ビット
が”Ｈ”あるいは”Ｌ”レベルによって、スイッチＳＷ
がオンあるいはオフする。即ち、入力端子３におけるア
ドレス値によって、複数のスイッチＳＷを独立にオンあ
るいはオフできる。複数の遅延回路ブロックの１つのス
イッチＳＷがオンするような制御信号を入力端子３に入
力する。遅延回路１１ａは、入力端子１における外部ク
ロック信号よりも、スイッチＳＷがオンしている遅延回
路ブロックが生成する遅延時間ｔｄ２だけ位相が遅れた
遅延信号を出力する。ＰＬＬ回路は入力端子４における
信号と同じ位相の内部クロック信号を出力端子２に出力
する。従って、出力端子２に出力される内部クロック信
号の位相は入力端子１における外部クロック信号よりも
時間ｔｄ２だけ遅れている。
て説明する。外部クロック信号を入力端子１に入力す
る。デコーダ９は入力端子３におけるアドレス値を入力
して、アドレス値に応じて”Ｈ”あるいは”Ｌ”レベル
に設定された、複数のビットからなる制御信号を出力す
る。図２では制御信号のビットの数は１３個必要であ
る。その複数のビットは、それぞれ各遅延回路ブロック
Ｄｎ内のスイッチＳＷに割り当てられている。ビット
が”Ｈ”あるいは”Ｌ”レベルによって、スイッチＳＷ
がオンあるいはオフする。即ち、入力端子３におけるア
ドレス値によって、複数のスイッチＳＷを独立にオンあ
るいはオフできる。複数の遅延回路ブロックの１つのス
イッチＳＷがオンするような制御信号を入力端子３に入
力する。遅延回路１１ａは、入力端子１における外部ク
ロック信号よりも、スイッチＳＷがオンしている遅延回
路ブロックが生成する遅延時間ｔｄ２だけ位相が遅れた
遅延信号を出力する。ＰＬＬ回路は入力端子４における
信号と同じ位相の内部クロック信号を出力端子２に出力
する。従って、出力端子２に出力される内部クロック信
号の位相は入力端子１における外部クロック信号よりも
時間ｔｄ２だけ遅れている。
【００２３】例えば、出力端子２に出力される内部クロ
ック信号の位相が入力端子１における外部クロック信号
よりも時間ＣＬF／１３だけ遅らせたい場合は、遅延回
路ブロックＤ２内のスイッチＳＷのみがオンするような
制御信号を入力端子３に入力する。なお、遅延回路ブロ
ックＤ１内のスイッチＳＷのみをオンさせた場合は、出
力端子２に出力される内部クロック信号の位相と入力端
子１における外部クロック信号の位相とは同じである。
ック信号の位相が入力端子１における外部クロック信号
よりも時間ＣＬF／１３だけ遅らせたい場合は、遅延回
路ブロックＤ２内のスイッチＳＷのみがオンするような
制御信号を入力端子３に入力する。なお、遅延回路ブロ
ックＤ１内のスイッチＳＷのみをオンさせた場合は、出
力端子２に出力される内部クロック信号の位相と入力端
子１における外部クロック信号の位相とは同じである。
【００２４】図１４は図１に示す半導体装置を内蔵する
ＬＳＩの例を示すブロック図である。図１４において、
２１，２２はＬＳＩの外部端子、２３はＢＵＳ等のイン
ターフェース部、２４はレジスタ、２５はＣＰＵ、ＢＵ
はバッファ、ＰＬＬは図１に示す半導体装置、その他の
符号は図１中の符号に対応している。外部端子２２に与
えられる制御信号はインターフェース部２３を介してレ
ジスタ２４に記憶される。レジスタ２４は記憶している
制御信号を入力端子３に与える。外部端子２１に与えら
れる外部クロック信号は入力端子１に与えられる。出力
端子２に出力される内部クロック信号はバッファＢＵを
介してＬＳＩ内部の各部に与えられる。図１４に示すＬ
ＳＩをボード等のシステムに搭載し、外部端子２２はＣ
ＰＵ２５等の出力に接続する。ＣＰＵ２５はプログラム
により、外部クロック信号の周期から、上記ホールドタ
イム，セットアップタイムが予め定められた値以上にな
るような制御信号を出力する。従って、ＬＳＩをシステ
ムに搭載後も、ＣＰＵ２５がプログラムにより、外部ク
ロック信号の周期に応じて、上述の遅延時間を変更する
ため、ＬＳＩをシステムに搭載後の遅延時間の調整が容
易になる。なお、図１４の他にもＢＵＳを介さずに直接
ＬＳＩの外部端子とレジスタ２４とを接続しても良い。
ＬＳＩの例を示すブロック図である。図１４において、
２１，２２はＬＳＩの外部端子、２３はＢＵＳ等のイン
ターフェース部、２４はレジスタ、２５はＣＰＵ、ＢＵ
はバッファ、ＰＬＬは図１に示す半導体装置、その他の
符号は図１中の符号に対応している。外部端子２２に与
えられる制御信号はインターフェース部２３を介してレ
ジスタ２４に記憶される。レジスタ２４は記憶している
制御信号を入力端子３に与える。外部端子２１に与えら
れる外部クロック信号は入力端子１に与えられる。出力
端子２に出力される内部クロック信号はバッファＢＵを
介してＬＳＩ内部の各部に与えられる。図１４に示すＬ
ＳＩをボード等のシステムに搭載し、外部端子２２はＣ
ＰＵ２５等の出力に接続する。ＣＰＵ２５はプログラム
により、外部クロック信号の周期から、上記ホールドタ
イム，セットアップタイムが予め定められた値以上にな
るような制御信号を出力する。従って、ＬＳＩをシステ
ムに搭載後も、ＣＰＵ２５がプログラムにより、外部ク
ロック信号の周期に応じて、上述の遅延時間を変更する
ため、ＬＳＩをシステムに搭載後の遅延時間の調整が容
易になる。なお、図１４の他にもＢＵＳを介さずに直接
ＬＳＩの外部端子とレジスタ２４とを接続しても良い。
【００２５】上記構成によれば、入力端子１に制御信号
を与えて、遅延回路１１の遅延時間を変更することで、
外部クロック信号の周期に応じて遅延回路１１の設計を
する必要がない。また、本実施の形態における半導体装
置を内蔵したＬＳＩをボード等のシステムに搭載後で
も、上述の遅延時間を変更することができるため、この
ＬＳＩを搭載したシステムは、幅広い外部クロック信号
に対応できる。
を与えて、遅延回路１１の遅延時間を変更することで、
外部クロック信号の周期に応じて遅延回路１１の設計を
する必要がない。また、本実施の形態における半導体装
置を内蔵したＬＳＩをボード等のシステムに搭載後で
も、上述の遅延時間を変更することができるため、この
ＬＳＩを搭載したシステムは、幅広い外部クロック信号
に対応できる。
【００２６】実施の形態１．好ましい実施の形態の背景
において、遅延回路１１ａにおいて選択できる遅延時間
は、時間ＣＬF／１３を単位として、固定値である。従
って、外部クロックが多様な周期の場合に対応できない
という問題点がある。このため、より多様な外部クロッ
クの周期に対応させるためには、例えば、遅延回路ブロ
ックを多数設ける必要がある。この場合、大きいレイア
ウト面積が必要となってしまう。以下に、上記問題を解
決する半導体装置を説明する。
において、遅延回路１１ａにおいて選択できる遅延時間
は、時間ＣＬF／１３を単位として、固定値である。従
って、外部クロックが多様な周期の場合に対応できない
という問題点がある。このため、より多様な外部クロッ
クの周期に対応させるためには、例えば、遅延回路ブロ
ックを多数設ける必要がある。この場合、大きいレイア
ウト面積が必要となってしまう。以下に、上記問題を解
決する半導体装置を説明する。
【００２７】図３は本発明の実施の形態１における半導
体装置を示すブロック図である。図３において、８’は
図１０の電圧制御発振器８に相当する電圧制御発信器、
１７は電圧制御発振器８’の入力端子、その他の符号は
図１中の符号に対応している。
体装置を示すブロック図である。図３において、８’は
図１０の電圧制御発振器８に相当する電圧制御発信器、
１７は電圧制御発振器８’の入力端子、その他の符号は
図１中の符号に対応している。
【００２８】次に図３に示す半導体装置の構成について
説明する。入力端子１７はデコーダ９の出力に接続され
ている。入力端子４は入力端子１に接続されている。
説明する。入力端子１７はデコーダ９の出力に接続され
ている。入力端子４は入力端子１に接続されている。
【００２９】図４は電圧制御発振器８’の内部の構成を
示す回路図である。図４において、８ｂは反転増幅器、
８ａは反転増幅器を入力端子１６における信号に応じて
制御する制御部、ＳＷはスイッチ、ＩＮＶはインバー
タ、その他の符号は図３中の符号に対応している。次に
電圧制御発振器８’の構成について説明する。複数の反
転増幅器８ｂはループ状に接続され、リングオシュレー
タを構成している。各反転増幅器８ｂの出力は各インバ
ータＩＮＶの入力に接続されている。各インバータＩＮ
Ｖの出力は各スイッチＳＷの入力に接続されている。各
スイッチＳＷの出力は１つのバッファを介して出力端子
２に接続されている。制御部８ａの入力は入力端子１６
に接続され、出力は複数の反転増幅器８ｂに接続されて
いる。スイッチＳＷ及びデコーダ９より遅延信号選択手
段を構成する。
示す回路図である。図４において、８ｂは反転増幅器、
８ａは反転増幅器を入力端子１６における信号に応じて
制御する制御部、ＳＷはスイッチ、ＩＮＶはインバー
タ、その他の符号は図３中の符号に対応している。次に
電圧制御発振器８’の構成について説明する。複数の反
転増幅器８ｂはループ状に接続され、リングオシュレー
タを構成している。各反転増幅器８ｂの出力は各インバ
ータＩＮＶの入力に接続されている。各インバータＩＮ
Ｖの出力は各スイッチＳＷの入力に接続されている。各
スイッチＳＷの出力は１つのバッファを介して出力端子
２に接続されている。制御部８ａの入力は入力端子１６
に接続され、出力は複数の反転増幅器８ｂに接続されて
いる。スイッチＳＷ及びデコーダ９より遅延信号選択手
段を構成する。
【００３０】次に電圧制御発振器８’の動作について説
明する。図５は図４における複数の反転増幅器８ｂに接
続された各インバータＩＮＶの出力の信号を示すタイミ
ングチャート図である。図５中のＩＮＶ１は出力が出力
端子１０に接続されているインバータＩＮＶであり、図
５中の他のＩＮＶ２乃至ＩＮＶ１３は、インバータＩＮ
Ｖ１の後段側に順に設けられたインバータＩＮＶであ
る。制御部８ａは入力端子１６の電圧に応じて各反転増
幅器８ｂに供給される電流を制限する。これにより、各
反転増幅器８ｂの入出力間の遅延時間が制御される。各
反転増幅器８ｂの遅延時間は、外部クロック信号の周期
を反転増幅器８ｂの数で割った値になる。ＩＮＶ１の出
力の信号は、入力端子１における外部クロック信号と同
じ位相の信号が生成される。入力端子１７における制御
信号により１３個のスイッチＳＷのうち１つのスイッチ
ＳＷがオンされる。従って、入力端子１７における制御
信号により、出力端子２から外部クロック信号より位相
が周期ＣＬ／１３の整数倍だけ遅れた内部クロック信号
が出力される。
明する。図５は図４における複数の反転増幅器８ｂに接
続された各インバータＩＮＶの出力の信号を示すタイミ
ングチャート図である。図５中のＩＮＶ１は出力が出力
端子１０に接続されているインバータＩＮＶであり、図
５中の他のＩＮＶ２乃至ＩＮＶ１３は、インバータＩＮ
Ｖ１の後段側に順に設けられたインバータＩＮＶであ
る。制御部８ａは入力端子１６の電圧に応じて各反転増
幅器８ｂに供給される電流を制限する。これにより、各
反転増幅器８ｂの入出力間の遅延時間が制御される。各
反転増幅器８ｂの遅延時間は、外部クロック信号の周期
を反転増幅器８ｂの数で割った値になる。ＩＮＶ１の出
力の信号は、入力端子１における外部クロック信号と同
じ位相の信号が生成される。入力端子１７における制御
信号により１３個のスイッチＳＷのうち１つのスイッチ
ＳＷがオンされる。従って、入力端子１７における制御
信号により、出力端子２から外部クロック信号より位相
が周期ＣＬ／１３の整数倍だけ遅れた内部クロック信号
が出力される。
【００３１】オンするスイッチＳＷと外部クロック信号
に対する内部クロック信号の位相と関係を以下に示す。
ＩＮＶ１に接続されているスイッチをＳＷ１、ＩＮＶ２
に接続されているスイッチをＳＷ２、…とする。ＳＷ１
をオンすると、位相は同相である。ＳＷ２をオンする
と、位相は周期ＣＬ×６／１３進む。ＳＷ３をオンする
と、位相は周期ＣＬ／１３遅れる。ＳＷ４をオンする
と、位相は周期ＣＬ×５／１３進む。ＳＷ５をオンする
と、位相は周期ＣＬ×２／１３遅れる。ＳＷ６をオンす
ると、位相は周期ＣＬ×４／１３進む。ＳＷ７をオンす
ると、位相は周期ＣＬ×３／１３遅れる。ＳＷ８をオン
すると、位相は周期ＣＬ×３／１３進む。ＳＷ９をオン
すると、位相は周期ＣＬ×４／１３遅れる。ＳＷ１０を
オンすると、位相は周期ＣＬ×２／１３進む。ＳＷ１１
をオンすると、位相は周期ＣＬ×５／１３遅れる。ＳＷ
１２をオンすると、位相は周期ＣＬ／１３進む。ＳＷ１
３をオンすると、位相は周期ＣＬ×６／１３遅れる。
に対する内部クロック信号の位相と関係を以下に示す。
ＩＮＶ１に接続されているスイッチをＳＷ１、ＩＮＶ２
に接続されているスイッチをＳＷ２、…とする。ＳＷ１
をオンすると、位相は同相である。ＳＷ２をオンする
と、位相は周期ＣＬ×６／１３進む。ＳＷ３をオンする
と、位相は周期ＣＬ／１３遅れる。ＳＷ４をオンする
と、位相は周期ＣＬ×５／１３進む。ＳＷ５をオンする
と、位相は周期ＣＬ×２／１３遅れる。ＳＷ６をオンす
ると、位相は周期ＣＬ×４／１３進む。ＳＷ７をオンす
ると、位相は周期ＣＬ×３／１３遅れる。ＳＷ８をオン
すると、位相は周期ＣＬ×３／１３進む。ＳＷ９をオン
すると、位相は周期ＣＬ×４／１３遅れる。ＳＷ１０を
オンすると、位相は周期ＣＬ×２／１３進む。ＳＷ１１
をオンすると、位相は周期ＣＬ×５／１３遅れる。ＳＷ
１２をオンすると、位相は周期ＣＬ／１３進む。ＳＷ１
３をオンすると、位相は周期ＣＬ×６／１３遅れる。
【００３２】なお、図６に示すように、図３の出力端子
２と出力端子１０とを交換してもよい。また、図３に示
す半導体装置を内蔵するＬＳＩの例は図１４と同様であ
る。
２と出力端子１０とを交換してもよい。また、図３に示
す半導体装置を内蔵するＬＳＩの例は図１４と同様であ
る。
【００３３】本実施の形態では、好ましい実施の形態の
背景の効果に加え、遅延時間を電圧制御発振器８’内で
実現しているため、レイアウト面積の縮小化が図れる。
また、この遅延時間は容量Ｃや抵抗Ｒによらないため、
異なるプロセスによって遅延時間が変化したり、同じプ
ロセスでも条件の違いにより仕上がり具合が異なって遅
延時間が変化するということがない。
背景の効果に加え、遅延時間を電圧制御発振器８’内で
実現しているため、レイアウト面積の縮小化が図れる。
また、この遅延時間は容量Ｃや抵抗Ｒによらないため、
異なるプロセスによって遅延時間が変化したり、同じプ
ロセスでも条件の違いにより仕上がり具合が異なって遅
延時間が変化するということがない。
【００３４】また、遅延時間の単位は、入力される外部
クロック信号の周期をリングオシュレータを構成する反
転増幅器の数で割った値である。従って、選択できる遅
延時間が、その値を単位として、その単位から外部クロ
ック信号の１周期まで設定することができる。従って、
好ましい実施の形態の背景と異なり、様々な外部クロッ
ク信号の周期に対して対応できる。
クロック信号の周期をリングオシュレータを構成する反
転増幅器の数で割った値である。従って、選択できる遅
延時間が、その値を単位として、その単位から外部クロ
ック信号の１周期まで設定することができる。従って、
好ましい実施の形態の背景と異なり、様々な外部クロッ
ク信号の周期に対して対応できる。
【００３５】実施の形態２．図７は本発明の実施の形態
２における半導体装置を示すブロック図である。図７に
おいて、８”は図３の電圧制御発振器８’に相当する電
圧制御発信器、２’は出力端子、その他の符号は図３中
の符号に対応している。
２における半導体装置を示すブロック図である。図７に
おいて、８”は図３の電圧制御発振器８’に相当する電
圧制御発信器、２’は出力端子、その他の符号は図３中
の符号に対応している。
【００３６】図８は電圧制御発振器８”の内部の構成を
示す回路図である。図８において、ＳＷ’はスイッチ、
ＩＮＶ’はインバータ、その他の符号は図４中の符号に
対応している。次に電圧制御発振器８”の構成について
説明する。各反転増幅器８ｂの出力は各インバータＩＮ
Ｖ’の入力に接続されている。各インバータＩＮＶ’の
出力は各スイッチＳＷ’の入力に接続されている。各ス
イッチＳＷ’の出力は１つのバッファを介して出力端子
２’に接続されている。また、デコーダ９が出力する制
御信号のビットの数は２６である。その複数のビット
は、それぞれ各遅延回路ブロックＤｎ内のスイッチＳＷ
に割り当てられている。その他の構成は図４中の構成と
同様である。即ち、電圧制御発振器８”は電圧制御発振
器８’のスイッチＳＷ，インバータＩＮＶ，出力端子２
からなる回路部２０と同様の回路部２０’をさらに備え
た構成である。スイッチＳＷ，ＳＷ’及びデコーダ９よ
り遅延信号選択手段を構成する。
示す回路図である。図８において、ＳＷ’はスイッチ、
ＩＮＶ’はインバータ、その他の符号は図４中の符号に
対応している。次に電圧制御発振器８”の構成について
説明する。各反転増幅器８ｂの出力は各インバータＩＮ
Ｖ’の入力に接続されている。各インバータＩＮＶ’の
出力は各スイッチＳＷ’の入力に接続されている。各ス
イッチＳＷ’の出力は１つのバッファを介して出力端子
２’に接続されている。また、デコーダ９が出力する制
御信号のビットの数は２６である。その複数のビット
は、それぞれ各遅延回路ブロックＤｎ内のスイッチＳＷ
に割り当てられている。その他の構成は図４中の構成と
同様である。即ち、電圧制御発振器８”は電圧制御発振
器８’のスイッチＳＷ，インバータＩＮＶ，出力端子２
からなる回路部２０と同様の回路部２０’をさらに備え
た構成である。スイッチＳＷ，ＳＷ’及びデコーダ９よ
り遅延信号選択手段を構成する。
【００３７】次に電圧制御発振器８”の動作について説
明する。回路部２０’の動作は、回路部２０の動作と同
様である。入力端子３におけるアドレス値によって、複
数のスイッチＳＷ，ＳＷ’を独立にオンあるいはオフで
きる。従って、出力端子２及び出力端子２’におけるク
ロック信号の遅延を独立に制御できる。この２つのクロ
ック信号を、それぞれデータ出力段ラッチ及びデータ入
力段ラッチに供給することで、データのセットアップ，
ホールドタイムを独立に調整することができる。
明する。回路部２０’の動作は、回路部２０の動作と同
様である。入力端子３におけるアドレス値によって、複
数のスイッチＳＷ，ＳＷ’を独立にオンあるいはオフで
きる。従って、出力端子２及び出力端子２’におけるク
ロック信号の遅延を独立に制御できる。この２つのクロ
ック信号を、それぞれデータ出力段ラッチ及びデータ入
力段ラッチに供給することで、データのセットアップ，
ホールドタイムを独立に調整することができる。
【００３８】図９は図７に示す半導体装置を内蔵するＬ
ＳＩの例を示すブロック図である。図９において、２
６，２７はレジスタ（ラッチ回路）、ＰＬＬは図７に示
す半導体装置、その他の符号は、図７及び図１４中の符
号に対応している。出力端子２に出力される内部クロッ
ク信号はバッファＢＵを介してレジスタ２６を含むＬＳ
Ｉ内部の各部に与えられる。出力端子２’に出力される
内部クロック信号はバッファＢＵを介してレジスタ２７
を含むＬＳＩ内部の各部に与えられる。レジスタ２６
は、ＬＳＩ内部で生成された内部データを出力端子２か
らの内部クロック信号と同期させて出力する出力段ラッ
チである。レジスタ２７は、ＬＳＩ外部で生成された外
部データを出力端子２’からの内部クロック信号と同期
させて取り込む入力段ラッチである。
ＳＩの例を示すブロック図である。図９において、２
６，２７はレジスタ（ラッチ回路）、ＰＬＬは図７に示
す半導体装置、その他の符号は、図７及び図１４中の符
号に対応している。出力端子２に出力される内部クロッ
ク信号はバッファＢＵを介してレジスタ２６を含むＬＳ
Ｉ内部の各部に与えられる。出力端子２’に出力される
内部クロック信号はバッファＢＵを介してレジスタ２７
を含むＬＳＩ内部の各部に与えられる。レジスタ２６
は、ＬＳＩ内部で生成された内部データを出力端子２か
らの内部クロック信号と同期させて出力する出力段ラッ
チである。レジスタ２７は、ＬＳＩ外部で生成された外
部データを出力端子２’からの内部クロック信号と同期
させて取り込む入力段ラッチである。
【００３９】まず、図９に示すレジスタ２６及びレジス
タ２７の動作について説明する。レジスタ２６は出力端
子２からの内部クロック信号のエッジのタイミングで、
ＬＳＩ内部で生成した内部データを外部へ出力する。従
って、制御信号により、外部クロック信号に対する出力
端子２の内部クロック信号の遅延時間を制御すること
で、外部クロック信号と内部データにおけるホールドタ
イムを調整することができる。レジスタ２７は出力端子
２’からの内部クロック信号のエッジのタイミングで、
ＬＳＩ外部で生成した外部データを内部に取り込む。従
って、制御信号により、外部クロック信号に対する出力
端子２’の内部クロック信号の遅延時間を制御すること
で、内部クロック信号と外部データにおけるセットアッ
プタイムを調整することができる。
タ２７の動作について説明する。レジスタ２６は出力端
子２からの内部クロック信号のエッジのタイミングで、
ＬＳＩ内部で生成した内部データを外部へ出力する。従
って、制御信号により、外部クロック信号に対する出力
端子２の内部クロック信号の遅延時間を制御すること
で、外部クロック信号と内部データにおけるホールドタ
イムを調整することができる。レジスタ２７は出力端子
２’からの内部クロック信号のエッジのタイミングで、
ＬＳＩ外部で生成した外部データを内部に取り込む。従
って、制御信号により、外部クロック信号に対する出力
端子２’の内部クロック信号の遅延時間を制御すること
で、内部クロック信号と外部データにおけるセットアッ
プタイムを調整することができる。
【００４０】本実施の形態では、実施の形態１の効果に
加え、遅延時間を独立に制御できる複数の内部クロック
信号を出力することで、ホールドタイムやセットアップ
タイムの調整が容易になるという効果がある。
加え、遅延時間を独立に制御できる複数の内部クロック
信号を出力することで、ホールドタイムやセットアップ
タイムの調整が容易になるという効果がある。
【００４１】
【発明の効果】本発明請求項１によると、遅延を選択す
るため制御信号を受ける制御端子を設けたことにより、
システムに搭載後において、ＰＬＬ回路の出力信号の基
準クロック信号に対する遅延を変更することができると
いう効果を奏す。
るため制御信号を受ける制御端子を設けたことにより、
システムに搭載後において、ＰＬＬ回路の出力信号の基
準クロック信号に対する遅延を変更することができると
いう効果を奏す。
【００４２】本発明請求項２によると、ＰＬＬ回路に含
まれる電圧制御発信器内の各反転増幅器の出力を遅延信
号として用いることで、遅延信号を生成する手段を別途
設ける必要ないため、レイアウト面積の縮小が図れ、さ
らに、異なるプロセスによって遅延が変化することがな
いという効果を奏す。
まれる電圧制御発信器内の各反転増幅器の出力を遅延信
号として用いることで、遅延信号を生成する手段を別途
設ける必要ないため、レイアウト面積の縮小が図れ、さ
らに、異なるプロセスによって遅延が変化することがな
いという効果を奏す。
【００４３】本発明請求項３によると、基準クロック信
号に対する遅延が変更できるクロック信号が複数必要な
半導体装置や当該半導体装置を搭載するシステムに対応
できるという効果を奏す。
号に対する遅延が変更できるクロック信号が複数必要な
半導体装置や当該半導体装置を搭載するシステムに対応
できるという効果を奏す。
【００４４】本発明請求項４によると、セットアップタ
イム及びホールドタイムを独立に設定できる半導体装置
が得られるという効果を奏す。
イム及びホールドタイムを独立に設定できる半導体装置
が得られるという効果を奏す。
【００４５】本発明請求項５によると、ＣＰＵにより基
準クロック信号の周期に応じて自動的にＰＬＬ回路の出
力信号の基準クロック信号に対する遅延を制御できると
いう効果を奏す。
準クロック信号の周期に応じて自動的にＰＬＬ回路の出
力信号の基準クロック信号に対する遅延を制御できると
いう効果を奏す。
【図１】 本発明の好ましい実施の形態の背景における
半導体装置を示すブロック図である。
半導体装置を示すブロック図である。
【図２】 遅延回路１１ａの内部の構成を示す回路図で
ある。
ある。
【図３】 本発明の実施の形態１における半導体装置の
一例を示すブロック図である。
一例を示すブロック図である。
【図４】 電圧制御発振器８’の内部の構成を示す回路
図である。
図である。
【図５】 図４におけるリング状に接続された制御部８
ａの出力の信号を示すタイミングチャート図である。
ａの出力の信号を示すタイミングチャート図である。
【図６】 本発明の実施の形態１における半導体装置の
他の例を示すブロック図である。
他の例を示すブロック図である。
【図７】 本発明の実施の形態２における半導体装置を
示すブロック図である。
示すブロック図である。
【図８】 電圧制御発振器８”の内部の構成を示す回路
図である。
図である。
【図９】 本発明の実施の形態２におけるＰＬＬ回路を
有するＬＳＩ内部を示すブロック図である。
有するＬＳＩ内部を示すブロック図である。
【図１０】 従来の半導体装置を示すブロック図であ
る。
る。
【図１１】 電圧制御発振器８の内部の構成を示す回路
図である。
図である。
【図１２】 遅延回路１１の内部の構成を示す回路図で
ある。
ある。
【図１３】 入力端子１における信号と出力端子２にお
ける信号との関係を示すタイミングチャート図である。
ける信号との関係を示すタイミングチャート図である。
【図１４】 本発明によるＰＬＬ回路を有するＬＳＩ内
部を示すブロック図である。
部を示すブロック図である。
【図１５】 セットアップタイム及びホールドタイムを
説明する図である。
説明する図である。
６ 位相比較器、７ ループフィルタ、８，８’，８”
電圧制御発信器、８ｂ 反転増幅器、８ａ 制御部、
９ デコーダ、１１ 遅延回路、Ｄｎ（ｎ＝１，２，
…，１３） 遅延回路ブロック、ＩＮＶ インバータ、
ＳＷ スイッチ、２６，２７ レジスタ。
電圧制御発信器、８ｂ 反転増幅器、８ａ 制御部、
９ デコーダ、１１ 遅延回路、Ｄｎ（ｎ＝１，２，
…，１３） 遅延回路ブロック、ＩＮＶ インバータ、
ＳＷ スイッチ、２６，２７ レジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/099 Ｈ０３Ｌ 7/08 Ｆ
Claims (5)
- 【請求項１】 基準クロック信号に対してそれぞれ遅延
時間が異なる複数の遅延信号を生成する遅延信号生成手
段と、 前記複数の遅延信号のうちの１つを選択するために用い
られる制御信号を入力する制御端子と、 前記制御端子からの前記制御信号を受けて、前記制御信
号に基づいて、前記複数の遅延信号のうちの１つを選択
する遅延信号選択手段と、 前記遅延信号選択手段が選択した前記遅延信号に基づい
て、前記基準クロック信号に対して当該選択した前記遅
延信号の前記遅延時間の分だけ位相が異なるクロック信
号を出力するＰＬＬ回路と、を備えた半導体装置。 - 【請求項２】 前記ＰＬＬ回路は、 ループ状に接続された複数の反転増幅器を含む電圧制御
発信器を含み、 前記遅延信号生成手段は、前記電圧制御発信器であり、 前記複数の遅延信号は、それぞれ前記複数の反転増幅器
の出力信号である請求項１記載の半導体装置。 - 【請求項３】 前記遅延信号選択手段は複数であり、前
記ＰＬＬ回路は、前記複数の遅延信号選択手段がそれぞ
れ選択した複数の前記遅延信号に基づいて、前記選択し
た複数の遅延信号に対応する複数の前記クロック信号を
出力する請求項２記載の半導体装置。 - 【請求項４】 前記複数のクロック信号のうち、１つの
前記クロック信号を受け、このクロック信号に応じて外
部で生成されたデータを取り込む第１のラッチ回路と、 前記複数のクロック信号のうち、他の１つの前記クロッ
ク信号を受け、このクロック信号に応じて内部で生成さ
れたデータを出力する第２のラッチ回路と、をさらに備
えた請求項３記載の半導体装置。 - 【請求項５】 前記基準クロック信号の周期に応じて、
前記制御信号を生成して、前記制御端子へ出力するＣＰ
Ｕをさらに備えた請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225175A JPH1070441A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
| US08/790,016 US5994933A (en) | 1996-08-27 | 1997-01-28 | Semiconductor device for controlling a delay time of an output signal of a PLL |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225175A JPH1070441A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070441A true JPH1070441A (ja) | 1998-03-10 |
Family
ID=16825137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225175A Pending JPH1070441A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5994933A (ja) |
| JP (1) | JPH1070441A (ja) |
Cited By (2)
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| JP2008301410A (ja) * | 2007-06-04 | 2008-12-11 | Nec Corp | 発振回路 |
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| JP3299631B2 (ja) * | 1994-06-07 | 2002-07-08 | 三菱電機株式会社 | 電圧制御型発振器およびそれを用いた位相同期ループ回路 |
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| JPH09161411A (ja) * | 1995-12-11 | 1997-06-20 | Sony Corp | 再生クロック位相補正回路 |
-
1996
- 1996-08-27 JP JP8225175A patent/JPH1070441A/ja active Pending
-
1997
- 1997-01-28 US US08/790,016 patent/US5994933A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5994933A (en) | 1999-11-30 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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