JPH1139281A

JPH1139281A - ディジタル演算装置

Info

Publication number: JPH1139281A
Application number: JP19170597A
Authority: JP
Inventors: Yasuhisa Ootomo; 尉央大友; Yutaka Awata; 豊粟田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-07-17
Filing date: 1997-07-17
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】リセット時に初期値を安定化させ、演算処理
開始時間から定常状態になるまでの時間を短縮したディ
ジタル演算装置を提供することを目的とする。【解決手段】ディジタル演算手段１ａ〜１ｎは、多段
接続されてディジタル演算を行う。制御手段１０は、外
部入力信号２を受信し、外部入力信号２の変化時の第１
の演算サイクル以降の第２の演算サイクルからディジタ
ル演算手段１ａ〜１ｎのディジタル演算の動作制御を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル演算装置
に関し、特にディジタル演算を直列に行うディジタル演
算装置に関する。

【０００２】

【従来の技術】ディジタル的にフィルタ処理を行うディ
ジタルフィルタでは、アナログ技術よりも有利な点がい
くつかある。ディジタルフィルタの特徴としては、高精
度で安定な動作をすること、プログラムが可能であるた
め伝達関数の変更が容易であること、などである。

【０００３】また、現在はＬＳＩ技術が進歩し集積度が
増して価格が低下するにつれ、ディジタルフィルタの応
用が急速に広がっている。ディジタルフィルタは遅延
器、加算器及び乗算器などの要素で構成される。そし
て、このようなディジタルフィルタを組み合わせて各種
のディジタル演算回路を実現する。

【０００４】図１１はディジタルフィルタ１ａ〜１ｎで
構成されたビットシリアル演算回路を示すブロック図で
ある。ディジタルフィルタ１ａ〜１ｎは多段接続する。
すなわち、ディジタルフィルタ１ａはディジタルフィル
タ１ｂに接続し、ディジタルフィルタ１ｂはディジタル
フィルタ１ｃに接続し、さらにディジタルフィルタ１ｎ
−１はディジタルフィルタ１ｎに接続する。そして、制
御回路１００はディジタルフィルタ１ａ〜１ｎに接続す
る。

【０００５】制御回路１００は、ディジタルフィルタ１
ａ〜１ｎの動作制御をするための動作制御信号４ａ〜４
ｎを出力する。動作制御信号４ａ〜４ｎはクロックと演
算制御信号からなる。そして、ディジタルフィルタ１ａ
〜１ｎは動作制御信号４ａ〜４ｎにもとづいて、主信号
３をディジタルフィルタ１ａ〜１ｎでシリアルに演算処
理していく。

【０００６】また、リセットに関しては、外部からのリ
セット信号２により動作制御信号４ａ〜４ｎはリセット
されて、ディジタルフィルタ１ａ〜１ｎもリセットされ
る。そして、リセット直後にディジタルフィルタ１ａ〜
１ｎは、再び演算処理を開始する。

【０００７】

【発明が解決しようとする課題】しかし、上記のような
多段接続されたディジタルフィルタ１ａ〜１ｎで構成さ
れたビットシリアル演算回路では、各ディジタルフィル
タでの回路遅延が発生するため、各ディジタルフィルタ
で演算を開始するＬＳＢの時間的な位置は異なってく
る。

【０００８】また、各ディジタルフィルタで使用してい
る演算制御信号とクロックを共通のリセット信号２で制
御して、このリセット直後にディジタルフィルタ１ａ〜
１ｎでそれぞれ演算処理を開始している。

【０００９】このため、最終段のディジタルフィルタｎ
から出力される有効データは、リセット信号２によりデ
ィジタルフィルタ１ａ〜１ｎ内部のレジスタ値が変動し
た際に生成した無効データの出力後に出力されることに
なる。したがって、リセット時は初期値が不定となり、
演算処理開始時間から定常状態になるまで時間がかかる
といった問題があった。

【００１０】また、回路検証（シミュレーション）にお
いてもリセット信号２を考慮して期待値を作成する必要
がある。ところが、リセット信号２は外部から入力され
る非同期な信号であるため、演算処理開始時間から定常
状態になるまでの時間が予測がつかず、テストパターン
の作成が困難であるといった問題があった。

【００１１】本発明はこのような点に鑑みてなされたも
のであり、リセット時に初期値を安定化させ、演算処理
開始時間から定常状態になるまでの時間を短縮したディ
ジタル演算装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すようにディジタル演算を直列
に行うディジタル演算装置において、多段接続され、デ
ィジタル演算を行う複数のディジタル演算手段１ａ〜１
ｎと、外部入力信号２を受信し、外部入力信号２の変化
時の第１の演算サイクル以降の外部入力信号２の変化が
ない第２の演算サイクルからディジタル演算手段１ａ〜
１ｎのディジタル演算の動作制御を行う制御手段１０
と、を有することを特徴とするディジタル演算装置が提
供される。

【００１３】ここで、複数のディジタル演算手段１ａ〜
１ｎは、多段接続されてディジタル演算を行う。制御手
段１０は、外部入力信号２を受信し、外部入力信号２の
変化時の第１の演算サイクル以降の外部入力信号２の変
化がない第２の演算サイクルからディジタル演算手段１
ａ〜１ｎのディジタル演算の動作制御を行う。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のディジタル演算装
置の原理図である。ディジタル演算装置は、ディジタル
演算を直列（シリアル）に行う。

【００１５】複数のディジタル演算手段１ａ〜１ｎは、
多段接続されて主信号３のディジタル演算を行う。制御
手段１０は、外部入力信号２を受信し、外部入力信号２
の変化時の第１の演算サイクル以降の外部入力信号２の
変化がない第２の演算サイクルからディジタル演算手段
１ａ〜１ｎのディジタル演算の動作制御を行う。例え
ば、動作制御としては、制御手段１０が出力する動作制
御信号４ａ〜４ｎを第１の演算サイクルでは出力を停止
し、第２の演算サイクルから出力させる。

【００１６】次に動作について説明する。図２は本発明
のディジタル演算装置の動作手順を示すフローチャート
である。〔Ｓ１〕ディジタル演算手段１ａに主信号３が入力す
る。〔Ｓ２〕制御手段１０からの動作制御を受けて、ディジ
タル演算手段１ａ〜１ｎでシリアルに主信号３の演算処
理を行う。〔Ｓ３〕ディジタル演算手段１ａ〜１ｎでのシリアル演
算中に、外部入力信号２が変化した場合はステップＳ４
へ、外部入力信号２が変化しない場合はステップＳ２へ
戻る。〔Ｓ４〕制御手段１０は、外部入力信号２の変化時の第
１の演算サイクル以降の外部入力信号２の変化がない第
２の演算サイクルから、ディジタル演算手段１ａ〜１ｎ
のディジタル演算の動作制御を行う。そしてステップＳ
２へ戻る。

【００１７】なお、以降の説明ではディジタル演算手段
をディジタルフィルタ、外部入力信号をリセット信号と
して説明する。次に図１で示した構成にしたがって、デ
ィジタルフィルタの出力について、タイムチャートを用
いて説明する。ただし、簡単のためディジタルフィルタ
はディジタルフィルタ１ａ、１ｂの２個で構成し、制御
手段１０はディジタルフィルタ１ａ、１ｂの動作制御を
するものとする。

【００１８】図３は通常時のタイムチャートである。通
常時とは、リセット信号２が変化しない場合である。リ
セット信号２はＨで固定である。主信号３は８ビットデ
ータであり、ディジタルフィルタ１ａに入力する。制御
手段１０は、ディジタルフィルタ１ａの動作制御を行う
動作制御信号４ａを出力する。動作制御信号４ａは、ク
ロック４ａ−１と演算制御信号４ａ−２からなり、図に
示す位相で出力される。

【００１９】ディジタルフィルタ１ａは、クロック４ａ
−１と演算制御信号４ａ−２を受信して、主信号３の演
算を行う。この演算結果データがディジタルフィルタ１
ａの出力データとなり、ディジタルフィルタ１ｂに入力
される。

【００２０】制御手段１０は、ディジタルフィルタ１ｂ
の動作制御を行う動作制御信号４ｂを出力する。動作制
御信号４ｂは、クロック４ｂ−１と演算制御信号４ｂ−
２からなり、図に示す位相で出力される。

【００２１】ディジタルフィルタ１ｂは、クロック４ｂ
−１と演算制御信号４ｂ−２を受信してディジタルフィ
ルタ１ａの出力データの演算を行う。この演算結果デー
タがディジタルフィルタ１ｂの出力データとなる。

【００２２】次に本発明の動作を適用しない場合に、リ
セット時に初期値が不定となり演算処理開始時間から定
常状態になるまでのタイミングについて説明する。図４
は本発明の動作を適用しない場合のリセット時のタイム
チャートである。

【００２３】リセット信号２はリセット時にＬに変化し
た後、Ｈ固定となる。主信号３は８ビットデータであ
り、ディジタルフィルタ１ａに入力する。制御手段１０
は、ディジタルフィルタ１ａの動作制御を行う動作制御
信号４ａを出力する。動作制御信号４ａは、クロック４
ａ−１と演算制御信号４ａ−２からなる。また、リセッ
ト信号２のＬ期間では、制御手段１０はリセットされる
ため、クロック４ａ−１と演算制御信号４ａ−２は一定
値（例えばＨ）となり、リセット信号２がＨとなった後
で図に示す位相で出力される。

【００２４】ディジタルフィルタ１ａは、クロック４ａ
−１と演算制御信号４ａ−２を受信して主信号３の演算
を行う。この演算結果データがディジタルフィルタ１ａ
の出力データとなる。ただし、演算サイクルＣ０では正
常なクロック４ａ−１及び演算制御信号４ａ−２ではな
いので、演算されたデータも無効データＤ１である。

【００２５】制御手段１０は、ディジタルフィルタ１ｂ
の動作制御を行う動作制御信号４ｂを出力する。動作制
御信号４ｂは、クロック４ｂ−１と演算制御信号４ｂ−
２からなる。また、リセット信号２のＬ期間では、制御
手段１０はリセットされるため、クロック４ｂ−１と演
算制御信号４ｂ−２は一定値（例えばＨ）となり、リセ
ット信号２がＨとなった後で図に示す位相で出力され
る。

【００２６】ディジタルフィルタ１ｂは、演算サイクル
Ｃ０では正常ではないクロック４ｂ−１及び演算制御信
号４ｂ−２を受信して、ディジタルフィルタ１ａの出力
データである無効データＤ１の演算を行う。この演算結
果データがディジタルフィルタ１ｂの出力データとな
り、これも無効データＤ１である。

【００２７】このように、リセット信号２がＬとなる演
算サイクルＣ０（第１の演算サイクル）では、位置Ｐ０
から演算を開始しているため無効データＤ１が出力さ
れ、リセット信号２がＨとなる演算サイクルＣ１（第２
の演算サイクル）以降では、有効データＤ２が出力され
る。さらに、位置Ｐ０から演算を開始しているため、演
算開始時間から有効データＤ２が出力されるまでの時間
はＴ０かかっている。

【００２８】以上説明したように、リセット直後（位置
Ｐ０）にディジタルフィルタ１ａ、１ｂの演算処理を開
始すると、最初に演算した初期値は無効データとなるの
で不定となる。さらに、演算処理開始時間から定常状態
になるまで時間がかかる。

【００２９】次に本発明を適用した場合の動作波形につ
いて説明する。図５は本発明のディジタル演算装置のリ
セット時のタイムチャートである。リセット信号２はリ
セット時にＬに変化した後、Ｈ固定となる。主信号３は
８ビットデータであり、ディジタルフィルタ１ａに入力
する。

【００３０】制御手段１０は、ディジタルフィルタ１ａ
の動作制御を行う動作制御信号４ａを出力する。動作制
御信号４ａは、クロック４ａ−１と演算制御信号４ａ−
２からなる。また、リセット信号２がＬ期間となる演算
サイクルＣ０では、制御手段１０はクロック４ａ−１と
演算制御信号４ａ−２の出力を停止する。

【００３１】また、同様に制御手段１０は、ディジタル
フィルタ１ｂの動作制御を行う動作制御信号４ｂを出力
する。動作制御信号４ｂは、クロック４ｂ−１と演算制
御信号４ｂ−２からなる。リセット信号２がＬ期間とな
る演算サイクルＣ０では、制御手段１０はクロック４ｂ
−１と演算制御信号４ｂ−２の出力を停止する。

【００３２】リセット信号２がＨとなる演算サイクルＣ
１以降では、ディジタルフィルタ１ａは、クロック４ａ
−１と演算制御信号４ａ−２を受信して主信号３の演算
を行う。この演算結果データがディジタルフィルタ１ａ
の出力データとなり、ディジタルフィルタ１ｂに入力さ
れる。

【００３３】また、ディジタルフィルタ１ｂは、クロッ
ク４ｂ−１と演算制御信号４ｂ−２を受信してディジタ
ルフィルタ１ａの出力データの演算を行う。この演算結
果データがディジタルフィルタ１ｂの出力データとな
る。

【００３４】このように、リセット信号２がＬ期間とな
る演算サイクルＣ０では、クロック４ａ−１、４ｂ−１
と演算制御信号４ｂ−１、４ｂ−２を停止し、リセット
信号２がＨとなる演算サイクルＣ１以降では、クロック
４ａ−１、４ｂ−１と演算制御信号４ｂ−１、４ｂ−２
を出力して動作制御する構成とした。

【００３５】これにより、最初に演算した初期値が有効
データとなるため、初期値が安定化する。さらに、位置
Ｐ１から演算を開始しているため、演算開始時間から有
効データＤ２が出力されるまでの時間Ｔ１は、図４で説
明した時間Ｔ０よりも短縮される。

【００３６】以上説明したように、リセット信号２の変
化時の演算サイクルＣ０以降の演算サイクルＣ１で、デ
ィジタル演算の動作制御を行う構成とした。これによ
り、初期値を安定化させ、演算処理開始時間から定常状
態になるまでの時間を短縮することが可能になる。

【００３７】次に制御手段１０の内部構成と動作制御に
ついて説明する。なお、説明の簡略化のために１つのデ
ィジタルフィルタの動作制御を行う場合について、以降
説明する。

【００３８】図６は制御手段１０の第１の実施の形態の
構成を示す図である。第１の実施の形態の制御手段１０
ａは、ディジタルフィルタ１ａ〜１ｎの動作制御とし
て、リセット信号が変化する第１の演算サイクルで演算
制御信号を停止し、第２の演算サイクルから演算制御信
号を出力するものである。

【００３９】第１の実施の形態の制御手段１０ａは、ク
ロック発生回路１１ａとカウンタ／デコード回路１２ａ
と出力制御回路１３ａとから構成される。クロック発生
回路１１ａのＣＬＫｉはマスタクロック５を受信して、
クロック４−１を生成し、ＣＬＫｏからクロック４−１
を出力する。また、ＲＳＴにリセット信号２が入力する
ことによりリセットされる。

【００４０】カウンタ／デコード回路１２ａのＣＬＫ
は、マスタクロック５を受信し、ＬＤは主信号３と同期
したマスタフレーム６を受信する。そして、カウンタ／
デコード回路１２ａは既定の値をカウントする。また、
ＲＳＴにリセット信号２が入力することにより、カウン
ト値はリセットされる。

【００４１】このカウント値によって、演算制御信号の
イネーブルを示す演算制御イネーブル信号１２ａ−１と
ＬＳＢの位置を示すＬＳＢ制御信号１２ａ−２といった
デコード出力が決定する。カウンタ／デコード回路１２
ａのＣＮＴは演算制御イネーブル信号１２ａ−１を出力
し、ＬＳＢＣＮＴｏはＬＳＢ制御信号１２ａ−２を出力
する。

【００４２】出力制御回路１３ａのイネーブルは、演算
制御イネーブル信号１２ａ−１を受信し、ＬＳＢＣＮＴ
ｉはＬＳＢ制御信号１２ａ−２を受信する。ここで、リ
セット信号２がＬの時には、演算制御イネーブル信号１
２ａ−１が演算制御信号４−２を停止するためのデコー
ド値を示す。そして、リセット信号２がＨの時は、演算
制御イネーブル信号１２ａ−１が演算制御信号４−２を
出力するためのデコード値を示し、ＬＳＢ制御信号１２
ａ−２が第２の演算サイクルのＬＳＢの位置を示す。

【００４３】このため、出力制御回路１３ａは第１の演
算サイクルでは演算制御信号４−２を停止し、第２の演
算サイクルのＬＳＢの位置から演算制御信号４−２を出
力する。

【００４４】以上説明したように、本発明のディジタル
演算装置の第１の実施の形態では、第１の演算サイクル
では演算制御信号４−２を停止し、第２の演算サイクル
のＬＳＢの位置から演算制御信号４−２を出力する構成
とした。これにより、ディジタルフィルタ１ｎから出力
される初期値を安定化させ、演算処理開始時間から定常
状態になるまでの時間を短縮することが可能になる。

【００４５】次に制御手段１０の第２の実施の形態につ
いて説明する。図７は制御手段１０の第２の実施の形態
の構成を示す図である。第２の実施の形態の制御手段１
０ｂは、ディジタルフィルタ１ａ〜１ｎの動作制御とし
て、リセット信号が変化する第１の演算サイクルでクロ
ックを停止し、第２の演算サイクルからクロックを出力
するものである。

【００４６】第２の実施の形態の制御手段１０ｂは、ク
ロック発生回路１１ｂとカウンタ／デコード回路１２ｂ
と出力制御回路１３ｂとから構成される。クロック発生
回路１１ｂのＣＬＫｉはマスタクロック５を受信して、
クロック１１ｂ−１を生成し、ＣＬＫｏからクロック１
１ｂ−１を出力する。また、ＲＳＴにリセット信号２が
入力することによりリセットされる。

【００４７】カウンタ／デコード回路１２ｂのＣＬＫ
は、マスタクロック５を受信し、ＬＤは主信号３と同期
したマスタフレーム６を受信する。そして、カウンタ／
デコード回路１２ｂは既定の値をカウントする。また、
ＲＳＴにリセット信号２が入力することによりカウント
値はリセットされる。

【００４８】このカウント値によって、デコード出力と
して演算制御信号４−２を生成し、さらにＬＳＢの位置
を示すＬＳＢ制御信号１２ｂ−２を生成する。そして、
カウンタ／デコード回路１２ｂのＣＮＴは演算制御信号
４−２を出力し、ＬＳＢＣＮＴｏはＬＳＢ制御信号１２
ｂ−２を出力する。

【００４９】出力制御回路１３ｂのイネーブルは、クロ
ック１１ｂ−１を受信し、ＬＳＢＣＮＴｉはＬＳＢ制御
信号１２ｂ−２を受信する。ここでリセット信号２がＬ
の時には、クロック発生回路１１ｂからクロック１１ｂ
−１の出力が停止するため、出力制御回路１３ｂからの
クロック４−１も出力が停止する。

【００５０】そして、リセット信号２がＨの時は、ＬＳ
Ｂ制御信号１２ｂ−２が第２の演算サイクルのＬＳＢの
位置を示す値となり、さらにクロック発生回路１１ｂか
らクロック１１ｂ−１が出力される。

【００５１】このため、出力制御回路１３ｂは第１の演
算サイクルではクロック４−１を停止し、第２の演算サ
イクルのＬＳＢの位置からクロック４−１を出力する。
以上説明したように、本発明のディジタル演算装置の第
２の実施の形態では、第１の演算サイクルではクロック
４−１を停止し、第２の演算サイクルのＬＳＢの位置か
らクロック４−１を出力する構成とした。これにより、
ディジタルフィルタ１ｎから出力される初期値を安定化
させ、演算処理開始時間から定常状態になるまでの時間
を短縮することが可能になる。

【００５２】次に制御手段１０の第３の実施の形態につ
いて説明する。図８は制御手段１０の第３の実施の形態
の構成を示す図である。第３の実施の形態の制御手段１
０ｃは、ディジタルフィルタ１ａ〜１ｎの動作制御とし
て、ディジタルフィルタ１ａ〜１ｎがディジタル演算を
正常に行う位置にリセット信号をそれぞれに分配出力す
るものである。

【００５３】第３の実施の形態の制御手段１０ｃは、ク
ロック発生回路１１ｃとカウンタ／デコード回路１２ｃ
と出力制御回路１３ｃとから構成される。クロック発生
回路１１ｃのＣＬＫｉはマスタクロック５を受信して、
クロック４−１を生成し、ＣＬＫｏからクロック４−１
を出力する。また、ＲＳＴにリセット信号２が入力する
ことによりリセットされる。

【００５４】カウンタ／デコード回路１２ｃのＣＬＫ
は、マスタクロック５を受信し、ＬＤは主信号３と同期
したマスタフレーム６を受信する。そして、カウンタ／
デコード回路１２ｃは既定の値をカウントする。また、
ＲＳＴにリセット信号２が入力することによりカウント
値はリセットされる。

【００５５】このカウント値によって、デコード出力と
して演算制御信号４−２を生成し、ＬＳＢ制御信号１２
ｃ−２を生成する。そして、カウンタ／デコード回路１
２ｃのＣＮＴは演算制御信号４−２を出力し、ＬＳＢＣ
ＮＴｏはＬＳＢ制御信号１２ｃ−２を出力する。

【００５６】出力制御回路１３ｃのイネーブルは、リセ
ット信号２を受信し、ＬＳＢＣＮＴｉはＬＳＢ制御信号
１２ｃ−２を受信する。ここで、リセット信号２がＬの
時には、ＬＳＢ制御信号１２ｃ−２は、ディジタルフィ
ルタ１ａ〜１ｎへリセット信号７を分配させるための位
置を示すデコード値を出力する。そして、この位置にく
るように出力制御回路１３ｃからリセット信号７が出力
する。

【００５７】以上説明したように、本発明のディジタル
演算装置の第３の実施の形態では、ディジタルフィルタ
１ａ〜１ｎがディジタル演算を正常に行う位置にリセッ
ト信号７をそれぞれに分配出力する構成とした。これに
より、ディジタルフィルタ１ｎから出力される初期値を
安定化させ、演算処理開始時間から定常状態になるまで
の時間を短縮することが可能になる。

【００５８】次に制御手段１０の第４の実施の形態につ
いて説明する。図９は制御手段１０の第４の実施の形態
の構成を示す図である。第４の実施の形態の制御手段１
０ｄは、ディジタルフィルタ１ａ〜１ｎの動作制御とし
て、リセット信号が変化する第１の演算サイクル時は、
ディジタルフィルタ１ａ〜１ｎに入力する信号を一定値
に固定するものである。

【００５９】第４の実施の形態の制御手段１０ｄは、ク
ロック発生回路１１ｄとカウンタ／デコード回路１２ｄ
とから構成される。クロック発生回路１１ｄのＣＬＫｉ
はマスタクロック５を受信して、クロック４−１を生成
し、ＣＬＫｏからクロック４−１を出力する。また、Ｒ
ＳＴにリセット信号２が入力することによりリセットさ
れる。

【００６０】カウンタ／デコード回路１２ｄのＣＬＫ
は、マスタクロック５を受信し、ＬＤは主信号３と同期
したマスタフレーム６を受信する。そして、カウンタ／
デコード回路１２ｄは既定の値をカウントする。また、
ＲＳＴにリセット信号２が入力することによりカウント
値はリセットされる。

【００６１】このカウント値によって、デコード出力と
して演算制御信号４−２を生成し、第１の演算サイクル
区間を示すデータイネーブル信号８を生成する。そし
て、カウンタ／デコード回路１２ｄのＣＮＴは演算制御
信号４−２を出力し、ＬＳＢＣＮＴｏはデータイネーブ
ル信号８を出力する。

【００６２】ここで、リセット信号２がＬの時には、デ
ータイネーブル信号８は、リセット信号２が変化する第
１の演算サイクル時に一定の値となる。したがって、こ
のデータイネーブル信号８を用いて、第１の演算サイク
ル時にはディジタルフィルタ１ａ〜１ｎに入力する信号
を一定値に固定することができる。

【００６３】図１０は第４の実施の形態の構成例を示す
図である。ディジタルフィルタ１ａ〜１ｎの入力部に２
入力ＡＮＤゲートＩＣ１〜ＩＣｎを設置する。ＡＮＤゲ
ートＩＣ１の一方の入力端子には主信号３を接続し、他
方の入力端子にはデータイネーブル信号８ａを接続す
る。そして、出力端子はディジタルフィルタ１ａの入力
部に接続する。

【００６４】また、ＡＮＤゲートＩＣ２の一方の入力端
子にはディジタルフィルタ１ａの出力を接続し、他方の
入力端子にはデータイネーブル信号８ｂを接続する。そ
して、出力端子はディジタルフィルタ１ｂの入力部に接
続する。以下同様なので省略する。

【００６５】このような構成で第１の演算サイクル時
に、データイネーブル信号８ａ〜８ｎをＬとなるように
すれば、第１の演算サイクル時にはディジタルフィルタ
１ａ〜１ｎに入力する信号を一定値（この例ではＬ）に
固定することができる。なお、上記の例ではディジタル
フィルタ１ａ〜１ｎすべての入力部にＡＮＤゲートを設
けたが、ディジタルフィルタ１ａの入力部にだけＡＮＤ
ゲートを設けて制御してもよい。

【００６６】以上説明したように、本発明のディジタル
演算装置の第４の実施の形態では、第１の演算サイクル
時にはディジタルフィルタ１ａ〜１ｎに入力する信号を
一定値に固定する構成とした。これにより、ディジタル
フィルタ１ｎから出力される初期値を安定化させ、演算
処理開始時間から定常状態になるまでの時間を短縮する
ことが可能になる。

【００６７】以上説明したように、本発明のディジタル
演算装置は、リセット信号２の変化時の第１の演算サイ
クル以降の第２の演算サイクルで、ディジタル演算の動
作制御を行う構成とした。これにより、ディジタルフィ
ルタ１ｎから出力される初期値を安定化させ、演算処理
開始時間から定常状態になるまでの時間を短縮すること
が可能になる。また、演算処理開始時間から定常状態に
なるまでの時間が予測がつくため、回路検証等に用いる
テストパターンの作成が容易になる。

【００６８】

【発明の効果】以上説明したように、本発明のディジタ
ル演算装置は、外部入力信号の変化時の第１の演算サイ
クル以降の外部入力信号の変化がない第２の演算サイク
ルからディジタル演算の動作制御を行う構成とした。こ
れにより、ディジタル演算手段から出力される初期値を
安定化させ、演算処理開始時間から定常状態になるまで
の時間を短縮することが可能になる。

【図面の簡単な説明】

【図１】本発明のディジタル演算装置の原理図である。

【図２】本発明のディジタル演算装置の動作手順を示す
フローチャートである。

【図３】通常時のタイムチャートである。

【図４】本発明の動作を適用しない場合のリセット時の
タイムチャートである。

【図５】本発明のディジタル演算装置のリセット時のタ
イムチャートである。

【図６】制御手段の第１の実施の形態の構成を示す図で
ある。

【図７】制御手段の第２の実施の形態の構成を示す図で
ある。

【図８】制御手段の第３の実施の形態の構成を示す図で
ある。

【図９】制御手段の第４の実施の形態の構成を示す図で
ある。

【図１０】第４の実施の形態の構成例を示す図である。

【図１１】ディジタルフィルタで構成されたビットシリ
アル演算回路を示すブロック図である。

【符号の説明】

１ａ〜１ｎディジタル演算手段２外部入力信号３主信号４ａ〜４ｂ動作制御信号１０制御手段

Claims

【特許請求の範囲】

【請求項１】ディジタル演算を直列に行うディジタル
演算装置において、多段接続され、ディジタル演算を行う複数のディジタル
演算手段と、外部入力信号を受信し、前記外部入力信号の変化時の第
１の演算サイクル以降の前記外部入力信号の変化がない
第２の演算サイクルから、前記ディジタル演算手段の前
記ディジタル演算の動作制御を行う制御手段と、を有することを特徴とするディジタル演算装置。
【請求項２】前記制御手段は、前記第１の演算サイク
ル時は、前記ディジタル演算手段の動作制御を行う演算
制御信号の出力を停止し、前記第２の演算サイクルから
前記演算制御信号を出力することを特徴とする請求項１
記載のディジタル演算装置。
【請求項３】前記制御手段は、前記第１の演算サイク
ル時は、前記ディジタル演算手段の動作制御を行うクロ
ックの出力を停止し、前記第２の演算サイクルから前記
クロックを出力することを特徴とする請求項１記載のデ
ィジタル演算装置。
【請求項４】前記制御手段は、前記ディジタル演算手
段が前記ディジタル演算を正常に行う位置に前記外部入
力信号を分配出力することを特徴とする請求項１記載の
ディジタル演算装置。
【請求項５】前記制御手段は、前記第１の演算サイク
ル時は、前記ディジタル演算手段に入力する信号を一定
値に固定することを特徴とする請求項１記載のディジタ
ル演算装置。