JP3268116B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3268116B2 JP3268116B2 JP08626494A JP8626494A JP3268116B2 JP 3268116 B2 JP3268116 B2 JP 3268116B2 JP 08626494 A JP08626494 A JP 08626494A JP 8626494 A JP8626494 A JP 8626494A JP 3268116 B2 JP3268116 B2 JP 3268116B2
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- signal
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- bits
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Description
【０００１】
【産業上の利用分野】この発明は、例えばオーディオ信
号をデジタル処理する信号処理装置等に適用される半導
体集積回路に関する。
号をデジタル処理する信号処理装置等に適用される半導
体集積回路に関する。
【０００２】
【従来の技術】図４は、従来の加算器を示すものであ
る。例えば右チャンネルの信号としての第１の入力信号
Ｒ0 〜Ｒn は第１の選択回路（ＳＥＬ１）１１に供給さ
れ、左チャンネルの信号としての第２の入力信号Ｌ0 〜
Ｌn は第２の選択回路（ＳＥＬ２）１２に供給される。
これら第１、第２の選択回路１１、１２は第１、第２の
選択信号Ｓ１、Ｓ２に応じて第１、第２の入力信号Ｒ0
〜Ｒn 、Ｌ0 〜Ｌn を選択する。前記第１の選択回路１
１の出力端は複数の全加算器（ＦＡ）１３0 〜１３n の
各一方入力端に接続され、前記第２の選択回路１２の出
力端は前記全加算器１３0 〜１３n の各他方入力端に接
続されている。各全加算器１３0 〜１３n-1から出力さ
れるキャリー信号Ｃo 〜Ｃn-1 はそれぞれ隣り合う上位
ビット側の全加算器１３1 〜１３n に供給され、全加算
器１３n からはキャリー信号Ｃn が出力される。各全加
算器１３0 〜１３n の出力信号Ｑ0 〜Ｑn はレジスタ１
４に供給される。このレジスタ１４は第１、第２のクロ
ック信号ＲＣＬ、ＬＣＬに応じて全加算器１３0 〜１３
n の出力信号を保持する。
る。例えば右チャンネルの信号としての第１の入力信号
Ｒ0 〜Ｒn は第１の選択回路（ＳＥＬ１）１１に供給さ
れ、左チャンネルの信号としての第２の入力信号Ｌ0 〜
Ｌn は第２の選択回路（ＳＥＬ２）１２に供給される。
これら第１、第２の選択回路１１、１２は第１、第２の
選択信号Ｓ１、Ｓ２に応じて第１、第２の入力信号Ｒ0
〜Ｒn 、Ｌ0 〜Ｌn を選択する。前記第１の選択回路１
１の出力端は複数の全加算器（ＦＡ）１３0 〜１３n の
各一方入力端に接続され、前記第２の選択回路１２の出
力端は前記全加算器１３0 〜１３n の各他方入力端に接
続されている。各全加算器１３0 〜１３n-1から出力さ
れるキャリー信号Ｃo 〜Ｃn-1 はそれぞれ隣り合う上位
ビット側の全加算器１３1 〜１３n に供給され、全加算
器１３n からはキャリー信号Ｃn が出力される。各全加
算器１３0 〜１３n の出力信号Ｑ0 〜Ｑn はレジスタ１
４に供給される。このレジスタ１４は第１、第２のクロ
ック信号ＲＣＬ、ＬＣＬに応じて全加算器１３0 〜１３
n の出力信号を保持する。
【０００３】上記加算器は図５に示すタイミングによっ
て動作する。すなわち、第１の選択回路１１は基準クロ
ック信号ＣＬＫに同期して生成される第１の選択信号Ｓ
１によって第１の入力信号Ｒ0 〜Ｒn を取り込み、全加
算器１３0 〜１３n に供給する。第２の選択回路１２は
基準クロック信号ＣＬＫに同期して生成される第２の選
択信号Ｓ２によって第２の入力信号Ｌ0 〜Ｌn を取り込
み、全加算器１３0 〜１３n に供給する。全加算器１３
0 〜１３n の演算結果は第１、第２のクロック信号ＲＣ
Ｌ、ＬＣＬによって順次レジスタ１４に取り込まれる。
て動作する。すなわち、第１の選択回路１１は基準クロ
ック信号ＣＬＫに同期して生成される第１の選択信号Ｓ
１によって第１の入力信号Ｒ0 〜Ｒn を取り込み、全加
算器１３0 〜１３n に供給する。第２の選択回路１２は
基準クロック信号ＣＬＫに同期して生成される第２の選
択信号Ｓ２によって第２の入力信号Ｌ0 〜Ｌn を取り込
み、全加算器１３0 〜１３n に供給する。全加算器１３
0 〜１３n の演算結果は第１、第２のクロック信号ＲＣ
Ｌ、ＬＣＬによって順次レジスタ１４に取り込まれる。
【０００４】
【発明が解決しようとする課題】ところで、例えばコン
パクトディスクの再生装置には、通常の再生機能や早送
り機能が付加されている。この早送り機能は通常の速度
によって再生する場合に比べて、多量のデータを扱うた
め、オーディオ信号のビット数を少なくして処理されて
いる。このような装置に上記従来の加算器を適用とした
場合次のような問題が発生する。
パクトディスクの再生装置には、通常の再生機能や早送
り機能が付加されている。この早送り機能は通常の速度
によって再生する場合に比べて、多量のデータを扱うた
め、オーディオ信号のビット数を少なくして処理されて
いる。このような装置に上記従来の加算器を適用とした
場合次のような問題が発生する。
【０００５】すなわち、この加算器は入力信号と出力信
号のビット数が同一であり、入力から出力に至る回路が
最大のビット数に合わせて構成されている。したがっ
て、入力信号に対する出力信号の有効ビット数を変える
ためには大きく回路構成を変える必要があり、配線スペ
ースの増大を招来するものである。
号のビット数が同一であり、入力から出力に至る回路が
最大のビット数に合わせて構成されている。したがっ
て、入力信号に対する出力信号の有効ビット数を変える
ためには大きく回路構成を変える必要があり、配線スペ
ースの増大を招来するものである。
【０００６】また、上記従来の加算器は、全加算器１３
0 〜１３n の出力信号を第１、第２のクロック信号ＲＣ
Ｌ、ＬＣＬにより一定のタイミングでレジスタ１４に取
り込んでいる。しかし、全加算器１３0 〜１３n では第
１の入力信号Ｒ0 〜Ｒn が入力された後、第２の入力信
号Ｌ0 〜Ｌn が入力され、下位ビット側の全加算器１３
0 〜１３n から上位ビット側の全加算器１３1 〜１３n
にキャリー信号が順次送出される。このため、全加算器
１３0 〜１３n による演算の終了タイミングは一定せ
ず、出力信号の有効ビット数を変えた場合、演算終了前
にレジスタ１４が全加算器１３0 〜１３n の信号を取り
込む可能性がある。この場合、その信号中には不要な信
号が含まれていることとなる。
0 〜１３n の出力信号を第１、第２のクロック信号ＲＣ
Ｌ、ＬＣＬにより一定のタイミングでレジスタ１４に取
り込んでいる。しかし、全加算器１３0 〜１３n では第
１の入力信号Ｒ0 〜Ｒn が入力された後、第２の入力信
号Ｌ0 〜Ｌn が入力され、下位ビット側の全加算器１３
0 〜１３n から上位ビット側の全加算器１３1 〜１３n
にキャリー信号が順次送出される。このため、全加算器
１３0 〜１３n による演算の終了タイミングは一定せ
ず、出力信号の有効ビット数を変えた場合、演算終了前
にレジスタ１４が全加算器１３0 〜１３n の信号を取り
込む可能性がある。この場合、その信号中には不要な信
号が含まれていることとなる。
【０００７】この発明は、上記従来の課題を解決するも
のであり、その目的とするところは、入力信号に対する
出力信号の有効ビット数を容易に変えることが可能であ
り、有効ビット数を変えた場合で、信号の取出しタイミ
ングがずれても上位ビットを確定することが可能な半導
体集積回路を提供しようとするものである。
のであり、その目的とするところは、入力信号に対する
出力信号の有効ビット数を容易に変えることが可能であ
り、有効ビット数を変えた場合で、信号の取出しタイミ
ングがずれても上位ビットを確定することが可能な半導
体集積回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明は、複数ビット
によって構成された第１、第２の入力信号をそれぞれ加
算し、この加算によって生じたキャリー信号を上位ビッ
ト側に出力する複数の加算手段と、前記第１、第２の入
力信号の上位ビットを加算する複数の前記加算手段に対
応して設けられ、これら加算手段から出力される出力信
号、及び前記上位ビットより下位のビットを加算する加
算手段から出力されるキャリー信号のうちのいずれか一
方を選択する選択手段とを具備している。
によって構成された第１、第２の入力信号をそれぞれ加
算し、この加算によって生じたキャリー信号を上位ビッ
ト側に出力する複数の加算手段と、前記第１、第２の入
力信号の上位ビットを加算する複数の前記加算手段に対
応して設けられ、これら加算手段から出力される出力信
号、及び前記上位ビットより下位のビットを加算する加
算手段から出力されるキャリー信号のうちのいずれか一
方を選択する選択手段とを具備している。
【０００９】また、前記複数の加算手段のうち第１、第
２の入力信号の下位ビットを加算する加算手段の出力
端、及び前記各選択手段の出力端に接続され、これら出
力端から出力される信号を保持する保持手段を具備して
いる。
２の入力信号の下位ビットを加算する加算手段の出力
端、及び前記各選択手段の出力端に接続され、これら出
力端から出力される信号を保持する保持手段を具備して
いる。
【００１０】
【作用】すなわち、この発明において、選択手段は第
１、第２の入力信号の上位ビットを加算する加算手段の
出力信号を、それより下位のビットを加算する加算手段
から出力されるキャリー信号に切換えて出力することが
可能となっている。したがって、選択手段によって加算
手段のキャリー信号を選択することにより、上位ビット
用の加算手段に対応した出力信号を確定できるため、入
力信号に対する出力信号の有効ビット数を容易に変える
ことができる。しかも、上位ビットの内容を早く確定で
きるため、保持手段による出力信号の保持タイミングが
ずれても正確な出力信号を得ることができる。
１、第２の入力信号の上位ビットを加算する加算手段の
出力信号を、それより下位のビットを加算する加算手段
から出力されるキャリー信号に切換えて出力することが
可能となっている。したがって、選択手段によって加算
手段のキャリー信号を選択することにより、上位ビット
用の加算手段に対応した出力信号を確定できるため、入
力信号に対する出力信号の有効ビット数を容易に変える
ことができる。しかも、上位ビットの内容を早く確定で
きるため、保持手段による出力信号の保持タイミングが
ずれても正確な出力信号を得ることができる。
【００１１】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１に示す加算器はｎビットの入力信号
をｎ−２ビットの信号として出力可能とするものであ
り、図１において図４と同一部分には同一符号を付す。
して説明する。図１に示す加算器はｎビットの入力信号
をｎ−２ビットの信号として出力可能とするものであ
り、図１において図４と同一部分には同一符号を付す。
【００１２】図１において、例えば右チャンネルの信号
としての第１の入力信号Ｒ0 〜Ｒnは第１の選択回路
（ＳＥＬ１）１１に供給され、左チャンネルの信号とし
ての第２の入力信号Ｌ0 〜Ｌn は第２の選択回路（ＳＥ
Ｌ２）１２に供給される。これら第１、第２の選択回路
１１、１２は第１、第２の選択信号Ｓ１、Ｓ２に応じて
第１、第２の入力信号Ｒ0 〜Ｒn 、Ｌ0 〜Ｌn を選択す
る。前記第１の選択回路１１の出力端は複数の全加算器
（ＦＡ）１３0 〜１３n の各一方入力端に接続され、前
記第２の選択回路１２の出力端は前記全加算器１３0 〜
１３n の各他方入力端に接続されている。各全加算器１
３0 〜１３n-1 から出力されるキャリー信号Ｃo 〜Ｃ
n-1 はそれぞれ隣り合う上位ビット側の全加算器１３1
〜１３n に供給され、全加算器１３n からはキャリー信
号Ｃn が出力される。
としての第１の入力信号Ｒ0 〜Ｒnは第１の選択回路
（ＳＥＬ１）１１に供給され、左チャンネルの信号とし
ての第２の入力信号Ｌ0 〜Ｌn は第２の選択回路（ＳＥ
Ｌ２）１２に供給される。これら第１、第２の選択回路
１１、１２は第１、第２の選択信号Ｓ１、Ｓ２に応じて
第１、第２の入力信号Ｒ0 〜Ｒn 、Ｌ0 〜Ｌn を選択す
る。前記第１の選択回路１１の出力端は複数の全加算器
（ＦＡ）１３0 〜１３n の各一方入力端に接続され、前
記第２の選択回路１２の出力端は前記全加算器１３0 〜
１３n の各他方入力端に接続されている。各全加算器１
３0 〜１３n-1 から出力されるキャリー信号Ｃo 〜Ｃ
n-1 はそれぞれ隣り合う上位ビット側の全加算器１３1
〜１３n に供給され、全加算器１３n からはキャリー信
号Ｃn が出力される。
【００１３】各全加算器１３0 〜１３n からは出力信号
Ｑ0 〜Ｑn が出力される。このうち、全加算器１３
n-1 、１３n の出力信号Ｑn-1 、Ｑn 及び全加算器１３
n から出力されるキャリー信号Ｃn はそれぞれ第３の選
択回路１５0 〜１５2 の一方入力端に供給されている。
これら第３の選択回路１５0 〜１５2 の各他方入力端に
は、前記全加算器１３n-2 から出力されるキャリー信号
Ｃn-2 が供給される。これら第３の選択回路１５0 〜１
５2 は第３の選択信号Ｓ３によって動作される。前記全
加算器１３0 〜１３n-2 の出力信号Ｑ0 〜Ｑn-2 及び第
３の選択回路１５０〜１５２ の出力信号はレジスタ１
４に供給される。このレジスタ１４は第１、第２のクロ
ック信号ＲＣＬ、ＬＣＬに応じて全加算器１３0 〜１３
n-2 の出力信号及び第３の選択回路１５0 〜１５2 の出
力信号を保持する。
Ｑ0 〜Ｑn が出力される。このうち、全加算器１３
n-1 、１３n の出力信号Ｑn-1 、Ｑn 及び全加算器１３
n から出力されるキャリー信号Ｃn はそれぞれ第３の選
択回路１５0 〜１５2 の一方入力端に供給されている。
これら第３の選択回路１５0 〜１５2 の各他方入力端に
は、前記全加算器１３n-2 から出力されるキャリー信号
Ｃn-2 が供給される。これら第３の選択回路１５0 〜１
５2 は第３の選択信号Ｓ３によって動作される。前記全
加算器１３0 〜１３n-2 の出力信号Ｑ0 〜Ｑn-2 及び第
３の選択回路１５０〜１５２ の出力信号はレジスタ１
４に供給される。このレジスタ１４は第１、第２のクロ
ック信号ＲＣＬ、ＬＣＬに応じて全加算器１３0 〜１３
n-2 の出力信号及び第３の選択回路１５0 〜１５2 の出
力信号を保持する。
【００１４】上記構成において、第１、第２の選択回路
１１、１２、全加算器１３0 〜１３n 及びレジスタ１４
は図５に示すタイミングによって動作する。すなわち、
第１の選択回路１１はクロック信号ＣＬＫに同期して生
成される第１の選択信号Ｓ１によって第１の入力信号Ｒ
0 〜Ｒn を取り込み、全加算器１３0 〜１３n に供給す
る。第２の選択回路１２はクロック信号ＣＬＫに同期し
て生成される第２の選択信号Ｓ２によって第２の入力信
号Ｌ0 〜Ｌn を取り込み、全加算器１３0 〜１３n に供
給する。ここで、第３の選択信号Ｓ３が第３の選択回路
１５0 〜１５2の一方入力端を選択している場合、全加
算器１３0 〜１３n の演算結果は第１、第２のクロック
信号ＲＣＬ、ＬＣＬによって順次レジスタ１４に取り込
まれる。したがって、この加算器は図４に示す従来の加
算器と同様に動作する。
１１、１２、全加算器１３0 〜１３n 及びレジスタ１４
は図５に示すタイミングによって動作する。すなわち、
第１の選択回路１１はクロック信号ＣＬＫに同期して生
成される第１の選択信号Ｓ１によって第１の入力信号Ｒ
0 〜Ｒn を取り込み、全加算器１３0 〜１３n に供給す
る。第２の選択回路１２はクロック信号ＣＬＫに同期し
て生成される第２の選択信号Ｓ２によって第２の入力信
号Ｌ0 〜Ｌn を取り込み、全加算器１３0 〜１３n に供
給する。ここで、第３の選択信号Ｓ３が第３の選択回路
１５0 〜１５2の一方入力端を選択している場合、全加
算器１３0 〜１３n の演算結果は第１、第２のクロック
信号ＲＣＬ、ＬＣＬによって順次レジスタ１４に取り込
まれる。したがって、この加算器は図４に示す従来の加
算器と同様に動作する。
【００１５】一方、第３の選択信号Ｓ３が第３の選択回
路１５0 〜１５2 の一方入力端を選択している場合、第
３の選択回路１５0 〜１５2 は全加算器１３n-2 から供
給されるキャリー信号Ｃn-2 を出力する。したがって、
第３の選択回路１５0 〜１５2 の出力信号は全加算器１
３n-2 の演算が終了した時点で決定され、全て同一の信
号となる。このため、ｎビットの入力信号はｎ−２ビッ
トの信号として出力されることとなる。
路１５0 〜１５2 の一方入力端を選択している場合、第
３の選択回路１５0 〜１５2 は全加算器１３n-2 から供
給されるキャリー信号Ｃn-2 を出力する。したがって、
第３の選択回路１５0 〜１５2 の出力信号は全加算器１
３n-2 の演算が終了した時点で決定され、全て同一の信
号となる。このため、ｎビットの入力信号はｎ−２ビッ
トの信号として出力されることとなる。
【００１６】図２は、図１に示す加算器を４ビットの加
算器に適用した場合を示すものであり、全加算器と第３
の選択回路のみを示している。このような構成におい
て、第１の入力信号Ｒ0 〜Ｒ3 が“０１００”であり、
第２の入力信号Ｌ0 〜Ｌ3 が“０１０１”である場合
で、第３の選択信号Ｓ３が第３の選択回路１５0 〜１５
2の一方入力端を選択している場合、全加算器１３0 、
１３1 、及び第３の選択回路１５0 〜１５2 の出力信号
Ｑ0 〜Ｑ4 は“０１１００”となる。すなわち、５桁の
出力信号を得ることができる。
算器に適用した場合を示すものであり、全加算器と第３
の選択回路のみを示している。このような構成におい
て、第１の入力信号Ｒ0 〜Ｒ3 が“０１００”であり、
第２の入力信号Ｌ0 〜Ｌ3 が“０１０１”である場合
で、第３の選択信号Ｓ３が第３の選択回路１５0 〜１５
2の一方入力端を選択している場合、全加算器１３0 、
１３1 、及び第３の選択回路１５0 〜１５2 の出力信号
Ｑ0 〜Ｑ4 は“０１１００”となる。すなわち、５桁の
出力信号を得ることができる。
【００１７】一方、第１、第２の入力信号が上記と同様
で、第３の選択信号Ｓ３が第３の選択回路１５0 〜１５
2 の他方入力端を選択する場合、全加算器１３0 、１３
1 、及び第３の選択回路１５0 〜１５2 の出力信号Ｑ0
〜Ｑ4 は“１１１００”となる。すなわち、この加算器
からは５桁の信号が出力されるが、その有効ビット数は
下位３ビットとなり、入力信号のビット数より少ないビ
ット数の出力信号を得ることができる。
で、第３の選択信号Ｓ３が第３の選択回路１５0 〜１５
2 の他方入力端を選択する場合、全加算器１３0 、１３
1 、及び第３の選択回路１５0 〜１５2 の出力信号Ｑ0
〜Ｑ4 は“１１１００”となる。すなわち、この加算器
からは５桁の信号が出力されるが、その有効ビット数は
下位３ビットとなり、入力信号のビット数より少ないビ
ット数の出力信号を得ることができる。
【００１８】上記実施例によれば、第３の選択回路１５
0 〜１５2 によって第１、第２の入力信号の上位ビット
を加算する全加算器１３n-1 、１３n の出力信号を、そ
れより下位の全加算器１３n-2 から出力されるキャリー
信号Ｃn-2 と切換え可能としている。したがって、第３
の選択回路１５0 〜１５2 により全加算器１３n-2 のキ
ャリー信号Ｃn-2 を選択することにより、全加算器１３
n-1 、１３n に対応した出力信号を確定できるため、入
力信号に対する出力信号の有効ビット数を容易に変える
ことができる。しかも、この際、上位ビット用の全加算
器１３n-1 、１３n の演算終了を待つことなく、上位ビ
ットの内容を早く確定できる。したがって、レジスタ１
４による出力信号の取出しタイミングがずれても正確に
出力信号を得ることができる。
0 〜１５2 によって第１、第２の入力信号の上位ビット
を加算する全加算器１３n-1 、１３n の出力信号を、そ
れより下位の全加算器１３n-2 から出力されるキャリー
信号Ｃn-2 と切換え可能としている。したがって、第３
の選択回路１５0 〜１５2 により全加算器１３n-2 のキ
ャリー信号Ｃn-2 を選択することにより、全加算器１３
n-1 、１３n に対応した出力信号を確定できるため、入
力信号に対する出力信号の有効ビット数を容易に変える
ことができる。しかも、この際、上位ビット用の全加算
器１３n-1 、１３n の演算終了を待つことなく、上位ビ
ットの内容を早く確定できる。したがって、レジスタ１
４による出力信号の取出しタイミングがずれても正確に
出力信号を得ることができる。
【００１９】尚、上記実施例では、入力信号に対する出
力信号の有効ビット数を変える場合について説明した
が、これに限定されるものではなく、この発明を例えば
ビット数を拡張する場合にも適用できる。
力信号の有効ビット数を変える場合について説明した
が、これに限定されるものではなく、この発明を例えば
ビット数を拡張する場合にも適用できる。
【００２０】すなわち、周知のブース(Booth) ・アルゴ
リズムを使用した乗算器において、図３（ａ）に示すよ
うに、例えば−２６９×１０５＝−２８２４５の計算を
行う場合、先ず、図３（ｂ）に示すように、４列の部分
積を生成し、これら部分積を加算することにより乗算結
果を得ている。ここで、１列目のＭＳＢが“１”の場
合、桁数を整えるためＭＳＢより上位に破線で囲って示
すようにＭＳＢと同一の複数のビットを拡張する必要が
ある。このような場合、前述した加算器を用い、この加
算器に第３の選択手段を必要なビット数分用意すること
により、ＭＳＢより上位にＭＳＢと同一の複数のビット
を拡張することができる。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
リズムを使用した乗算器において、図３（ａ）に示すよ
うに、例えば−２６９×１０５＝−２８２４５の計算を
行う場合、先ず、図３（ｂ）に示すように、４列の部分
積を生成し、これら部分積を加算することにより乗算結
果を得ている。ここで、１列目のＭＳＢが“１”の場
合、桁数を整えるためＭＳＢより上位に破線で囲って示
すようにＭＳＢと同一の複数のビットを拡張する必要が
ある。このような場合、前述した加算器を用い、この加
算器に第３の選択手段を必要なビット数分用意すること
により、ＭＳＢより上位にＭＳＢと同一の複数のビット
を拡張することができる。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
【００２１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、入力信号に対する出力信号の有効ビット数を容易に
変えることが可能であり、有効ビット数を変えた場合
で、信号の取出しタイミングがずれても上位ビットを確
定することが可能な半導体集積回路を提供できる。
ば、入力信号に対する出力信号の有効ビット数を容易に
変えることが可能であり、有効ビット数を変えた場合
で、信号の取出しタイミングがずれても上位ビットを確
定することが可能な半導体集積回路を提供できる。
【図１】この発明の一実施例を示す回路構成図。
【図２】図１の要部を取出して示す回路構成図。
【図３】ブース・アルゴリズムを使用した乗算器の動作
を説明するために示す図。
を説明するために示す図。
【図４】従来の加算器の一例を示す回路構成図。
【図５】図４の動作を示すタイミングチャート。
Ｒ0 〜Ｒn …第１の入力信号、Ｌ0 〜Ｌn …第２の入力
信号、１１…第１の選択回路（ＳＥＬ１）、１２…第２
の選択回路（ＳＥＬ２）、１３0 〜１３n …全加算器
（ＦＡ）、１４…レジスタ、１５0 〜１５2 …第３の選
択回路。
信号、１１…第１の選択回路（ＳＥＬ１）、１２…第２
の選択回路（ＳＥＬ２）、１３0 〜１３n …全加算器
（ＦＡ）、１４…レジスタ、１５0 〜１５2 …第３の選
択回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−299022（ＪＰ，Ａ) 特開 平４−167126（ＪＰ，Ａ) 特開 平４−148229（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50 H03H 17/02
Claims (2)
- 【請求項１】 複数ビットによって構成された第１、第
２の入力信号をそれぞれ加算し、この加算によって生じ
たキャリー信号を上位ビット側に出力する複数の加算手
段と、 前記第１、第２の入力信号の上位ビットを加算する複数
の前記加算手段に対応して設けられ、これら加算手段か
ら出力される出力信号、及び前記上位ビットより下位の
ビットを加算する加算手段から出力されるキャリー信号
のうちのいずれか一方を選択する選択手段とを具備する
ことを特徴とする半導体集積回路。 - 【請求項２】 前記複数の加算手段のうち第１、第２の
入力信号の下位ビットを加算する加算手段の出力端、及
び前記各選択手段の出力端に接続され、これら出力端か
ら出力される信号を保持する保持手段を具備したことを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08626494A JP3268116B2 (ja) | 1994-04-25 | 1994-04-25 | 半導体集積回路 |
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| JP08626494A JP3268116B2 (ja) | 1994-04-25 | 1994-04-25 | 半導体集積回路 |
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| JPH07295791A JPH07295791A (ja) | 1995-11-10 |
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1994
- 1994-04-25 JP JP08626494A patent/JP3268116B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07295791A (ja) | 1995-11-10 |
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