JPH06224695A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
- Publication number
- JPH06224695A JPH06224695A JP20481792A JP20481792A JPH06224695A JP H06224695 A JPH06224695 A JP H06224695A JP 20481792 A JP20481792 A JP 20481792A JP 20481792 A JP20481792 A JP 20481792A JP H06224695 A JPH06224695 A JP H06224695A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- bit
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 ディジタル信号処理において、信号の伝送に
必要なビット数を削減するとともに、演算処理内容に依
存して回路規模が著しく増大するのを抑える。 【構成】 ビット分割時間軸多重回路２によりビット分
割時間軸多重処理を施した信号に対して、遅延回路３ａ
〜３ｃ、係数回路４ａ〜４ｄ、および加算回路５により
演算を施し、その演算結果から、演算結果復元回路６に
より、ビット分割時間軸多重処理を施す前の入力信号に
対して同じ演算を施した場合の演算結果を復元する。
必要なビット数を削減するとともに、演算処理内容に依
存して回路規模が著しく増大するのを抑える。 【構成】 ビット分割時間軸多重回路２によりビット分
割時間軸多重処理を施した信号に対して、遅延回路３ａ
〜３ｃ、係数回路４ａ〜４ｄ、および加算回路５により
演算を施し、その演算結果から、演算結果復元回路６に
より、ビット分割時間軸多重処理を施す前の入力信号に
対して同じ演算を施した場合の演算結果を復元する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理に
おいて、ビット分割時間軸多重処理を施した信号に対し
て演算処理を施す、処理方法および装置に関するもので
ある。
おいて、ビット分割時間軸多重処理を施した信号に対し
て演算処理を施す、処理方法および装置に関するもので
ある。
【０００２】
【従来の技術】従来、ディジタル信号処理において、入
力信号を上位信号と下位信号の二つの信号に分割し、こ
れら二つの信号を繰り返し周波数の２倍の周波数で交互
に切替ることにより、信号の伝送に必要な線路のビット
数を、入力信号のビット数以下に削減する方法が用いら
れていた（例えば、特開平２−４４８８８号公報）。以
下では、この処理をビット分割時間軸多重処理と呼び、
このビット分割時間軸多重処理をディジタルフィルタに
応用した従来例について図面を用いて説明する。
力信号を上位信号と下位信号の二つの信号に分割し、こ
れら二つの信号を繰り返し周波数の２倍の周波数で交互
に切替ることにより、信号の伝送に必要な線路のビット
数を、入力信号のビット数以下に削減する方法が用いら
れていた（例えば、特開平２−４４８８８号公報）。以
下では、この処理をビット分割時間軸多重処理と呼び、
このビット分割時間軸多重処理をディジタルフィルタに
応用した従来例について図面を用いて説明する。
【０００３】ディジタルフィルタは、アナログフィルタ
に見られるような素子偏差、経年変化、温度特性などの
問題がなく、ＩＣ（Integrated Circuit）化が容易であ
ることもあり、最近様々な分野で利用されている。一般
にディジタルフィルタは、信号を遅延する遅延回路、信
号に係数を乗じる係数回路、および信号を加算する加算
回路から構成される。
に見られるような素子偏差、経年変化、温度特性などの
問題がなく、ＩＣ（Integrated Circuit）化が容易であ
ることもあり、最近様々な分野で利用されている。一般
にディジタルフィルタは、信号を遅延する遅延回路、信
号に係数を乗じる係数回路、および信号を加算する加算
回路から構成される。
【０００４】図３は、ビット分割時間軸多重処理をディ
ジタルフィルタに応用した一従来例の構成を示すブロッ
ク図である。なお、図３においてはタップ数（フィルタ
の演算に用いる信号の数）が４の非巡回型フィルタを例
にとっている。図３において、入力端子１に入力された
信号は、ビット分割時間軸多重回路２に入力される。ビ
ット分割時間軸多重回路２の出力は、入力信号復元回路
８ａを介して係数回路９ａに入力される一方、遅延回路
３ａにも入力される。係数回路９ａの出力は、加算回路
１０に第１の入力として与えられる。遅延回路３ａの出
力は、入力信号復元回路８ｂを介して係数回路９ｂに入
力される一方、遅延回路３ｂにも入力される。
ジタルフィルタに応用した一従来例の構成を示すブロッ
ク図である。なお、図３においてはタップ数（フィルタ
の演算に用いる信号の数）が４の非巡回型フィルタを例
にとっている。図３において、入力端子１に入力された
信号は、ビット分割時間軸多重回路２に入力される。ビ
ット分割時間軸多重回路２の出力は、入力信号復元回路
８ａを介して係数回路９ａに入力される一方、遅延回路
３ａにも入力される。係数回路９ａの出力は、加算回路
１０に第１の入力として与えられる。遅延回路３ａの出
力は、入力信号復元回路８ｂを介して係数回路９ｂに入
力される一方、遅延回路３ｂにも入力される。
【０００５】係数回路９ｂの出力は、加算回路１０に第
２の入力として与えられる。遅延回路３ｂの出力は、入
力信号復元回路８ｃを介して係数回路９ｃに入力される
一方、遅延回路３ｃにも入力される。係数回路９ｃの出
力は、加算回路１０に第３の入力として与えられる。遅
延回路３ｃの出力は、入力信号復元回路８ｄを介して係
数回路９ｄに入力される。係数回路９ｄの出力は、加算
回路１０に第４の入力として与えられる。加算回路１０
の出力は、出力端子７に出力される。
２の入力として与えられる。遅延回路３ｂの出力は、入
力信号復元回路８ｃを介して係数回路９ｃに入力される
一方、遅延回路３ｃにも入力される。係数回路９ｃの出
力は、加算回路１０に第３の入力として与えられる。遅
延回路３ｃの出力は、入力信号復元回路８ｄを介して係
数回路９ｄに入力される。係数回路９ｄの出力は、加算
回路１０に第４の入力として与えられる。加算回路１０
の出力は、出力端子７に出力される。
【０００６】一般に、図３中の遅延回路には、数クロッ
ク単位の遅延であればラッチが用いられるが、それ以上
の遅延が必要な場合はＲＡＭ（Random Access Memory）
などのメモリが用いられる。また、図３中の係数回路に
は乗算回路を用いる以外に、係数が一定の場合は、ＲＯ
Ｍ（Read Only Memory）などの変換テーブルが用いられ
ることもある。この場合、入出力の関係を入力をアドレ
スとし、出力をデータとして、あらかじめＲＯＭなどに
記録しておく。
ク単位の遅延であればラッチが用いられるが、それ以上
の遅延が必要な場合はＲＡＭ（Random Access Memory）
などのメモリが用いられる。また、図３中の係数回路に
は乗算回路を用いる以外に、係数が一定の場合は、ＲＯ
Ｍ（Read Only Memory）などの変換テーブルが用いられ
ることもある。この場合、入出力の関係を入力をアドレ
スとし、出力をデータとして、あらかじめＲＯＭなどに
記録しておく。
【０００７】次に、図３の従来例の動作について、入力
信号が８ビットのディジタル信号である場合を例にとり
説明する。図３において、入力端子１に入力された８ビ
ットの信号は、ビット分割時間軸多重回路２において、
例えば上位４ビットの上位信号と下位４ビットの下位信
号に分割された後、時間軸多重処理される。この時間軸
多重処理された信号は、係数回路９ａ〜９ｄに入力され
る前に、入力信号復元回路８ａ〜８ｄにおいて多重状態
が解かれ、入力信号と同じ８ビットの信号に戻される。
係数回路９ａ〜９ｄには、通過する遅延回路の数の違い
により、それぞれ入力信号に対して異なる遅延時間を持
つ信号が入力される。それぞれの信号は係数回路９ａ〜
９ｄにおいて、ある係数を乗じられた後、加算回路１０
において合計され、出力端子７に出力される。
信号が８ビットのディジタル信号である場合を例にとり
説明する。図３において、入力端子１に入力された８ビ
ットの信号は、ビット分割時間軸多重回路２において、
例えば上位４ビットの上位信号と下位４ビットの下位信
号に分割された後、時間軸多重処理される。この時間軸
多重処理された信号は、係数回路９ａ〜９ｄに入力され
る前に、入力信号復元回路８ａ〜８ｄにおいて多重状態
が解かれ、入力信号と同じ８ビットの信号に戻される。
係数回路９ａ〜９ｄには、通過する遅延回路の数の違い
により、それぞれ入力信号に対して異なる遅延時間を持
つ信号が入力される。それぞれの信号は係数回路９ａ〜
９ｄにおいて、ある係数を乗じられた後、加算回路１０
において合計され、出力端子７に出力される。
【０００８】図４（ａ）は図３中のビット分割時間軸多
重回路２の詳細を示すブロック図であり、図４（ｂ）は
その信号の様子を示すタイミングチャート図の一例であ
る。図４において、８ビットの入力信号Ｅは、例えば上
位４ビットの上位信号Ｆと下位４ビットの下位信号Ｇに
分割され、選択回路１０４の二つの入力信号として与え
られる。選択回路１０４において、上位信号Ｆと下位信
号Ｇが、入力信号Ｅの繰り返し周波数の２倍の周波数で
交互に切替えられ、４ビットの出力信号Ｈとして出力さ
れる。
重回路２の詳細を示すブロック図であり、図４（ｂ）は
その信号の様子を示すタイミングチャート図の一例であ
る。図４において、８ビットの入力信号Ｅは、例えば上
位４ビットの上位信号Ｆと下位４ビットの下位信号Ｇに
分割され、選択回路１０４の二つの入力信号として与え
られる。選択回路１０４において、上位信号Ｆと下位信
号Ｇが、入力信号Ｅの繰り返し周波数の２倍の周波数で
交互に切替えられ、４ビットの出力信号Ｈとして出力さ
れる。
【０００９】図５（ａ）は図３中の入力信号復元回路８
ａ〜８ｄの詳細を示すブロック図であり、図５（ｂ）は
その信号の様子を示すタイミングチャート図の一例であ
る。図５において、４ビットの入力信号Ｉは、遅延回路
１０５に入力される一方、ホールド回路１０６にも入力
される。遅延回路１０５の出力Ｊは、ホールド回路１０
６に入力される。ホールド回路１０６の出力Ｋは、８ビ
ットの出力信号として出力される。図５中の遅延回路１
０５およびホールド回路１０６は、ラッチを用いて容易
に実現できる。
ａ〜８ｄの詳細を示すブロック図であり、図５（ｂ）は
その信号の様子を示すタイミングチャート図の一例であ
る。図５において、４ビットの入力信号Ｉは、遅延回路
１０５に入力される一方、ホールド回路１０６にも入力
される。遅延回路１０５の出力Ｊは、ホールド回路１０
６に入力される。ホールド回路１０６の出力Ｋは、８ビ
ットの出力信号として出力される。図５中の遅延回路１
０５およびホールド回路１０６は、ラッチを用いて容易
に実現できる。
【００１０】次に図３中の入力信号復元回路８ａ〜８ｄ
の動作について、図５を用いて説明する。図５におい
て、４ビットの入力信号Ｉとして上位信号、例えばＤ０
Ｈが入力されているとき、遅延回路１０５により遅延し
た信号Ｊは、下位信号Ｄ０Ｌとなっている。このとき信
号Ｉと信号Ｊを、８ビットの一つの信号であると見なす
と、ビット分割時間軸多重処理を行なう前の信号Ｄ０と
なっている。４ビットの入力信号Ｉとして下位信号、例
えばＤ１Ｌが入力されているときは、信号Ｉと信号Ｊ
を、８ビットの一つの信号であると見なしても意味をな
さない。そこで、ホールド回路１０６において、ビット
分割時間軸多重処理を行なう前の信号が正しく復元され
ているときのデータが保持され、８ビットの出力信号Ｋ
として出力される。
の動作について、図５を用いて説明する。図５におい
て、４ビットの入力信号Ｉとして上位信号、例えばＤ０
Ｈが入力されているとき、遅延回路１０５により遅延し
た信号Ｊは、下位信号Ｄ０Ｌとなっている。このとき信
号Ｉと信号Ｊを、８ビットの一つの信号であると見なす
と、ビット分割時間軸多重処理を行なう前の信号Ｄ０と
なっている。４ビットの入力信号Ｉとして下位信号、例
えばＤ１Ｌが入力されているときは、信号Ｉと信号Ｊ
を、８ビットの一つの信号であると見なしても意味をな
さない。そこで、ホールド回路１０６において、ビット
分割時間軸多重処理を行なう前の信号が正しく復元され
ているときのデータが保持され、８ビットの出力信号Ｋ
として出力される。
【００１１】
【発明が解決しようとする課題】図３の従来例では、ビ
ット分割時間軸多重処理により遅延回路においては、信
号の伝送に必要なビット数を、入力信号のビット数以下
に削減することができた。しかし、係数回路の前に入力
信号復元処理を施すため、係数回路および加算回路など
においては、信号の伝送に必要なビット数を削減できな
かった。さらに、タップ数と同数の入力信号復元回路が
必要であり、タップ数の増加にともなって回路規模が著
しく増大するという問題点があった。
ット分割時間軸多重処理により遅延回路においては、信
号の伝送に必要なビット数を、入力信号のビット数以下
に削減することができた。しかし、係数回路の前に入力
信号復元処理を施すため、係数回路および加算回路など
においては、信号の伝送に必要なビット数を削減できな
かった。さらに、タップ数と同数の入力信号復元回路が
必要であり、タップ数の増加にともなって回路規模が著
しく増大するという問題点があった。
【００１２】本発明は、前記のような従来例の問題点を
解消するためになされたもので、演算回路全体を通し
て、信号の伝送に必要なビット数を削減し、さらに、タ
ップ数の増加にともなう回路規模の増大を抑えるディジ
タル信号処理方法および装置を提供することを目的とす
るものである。
解消するためになされたもので、演算回路全体を通し
て、信号の伝送に必要なビット数を削減し、さらに、タ
ップ数の増加にともなう回路規模の増大を抑えるディジ
タル信号処理方法および装置を提供することを目的とす
るものである。
【００１３】
【課題を解決するための手段】本発明は、前記のような
目的を達成するために、ビット分割時間軸多重処理を施
した信号に演算処理を施し、前記演算処理を施した信号
と、前記演算処理を施した信号に遅延処理を施した信号
とを、ビットシフト加算処理するものである。
目的を達成するために、ビット分割時間軸多重処理を施
した信号に演算処理を施し、前記演算処理を施した信号
と、前記演算処理を施した信号に遅延処理を施した信号
とを、ビットシフト加算処理するものである。
【００１４】
【作用】ビット分割時間軸多重処理を施した信号に演算
処理を施すことにより、演算回路全体を通して、信号の
伝送に必要なビット数を削減することができる。さら
に、演算処理を施した後、多重状態を解除する処理を行
なうことによりタップ数の増加にともなう回路規模の増
大を抑えることができる。
処理を施すことにより、演算回路全体を通して、信号の
伝送に必要なビット数を削減することができる。さら
に、演算処理を施した後、多重状態を解除する処理を行
なうことによりタップ数の増加にともなう回路規模の増
大を抑えることができる。
【００１５】
【実施例】以下に、本発明をディジタルフィルタに応用
した実施例について図面を用いて説明する。
した実施例について図面を用いて説明する。
【００１６】図１は、本発明をディジタルフィルタに応
用した一実施例の構成を示すブロック図である。図１に
おいて、図３と同一符号を付した構成要素は、従来例と
同じ構成要素および動作を表す。図１において、入力端
子１に入力された信号は、ビット分割時間軸多重回路２
に入力される。ビット分割時間軸多重回路２の出力は、
係数回路４ａに入力される一方、遅延回路３ａにも入力
される。係数回路４ａの出力は、加算回路５に第１の入
力として与えられる。遅延回路３ａの出力は、係数回路
４ｂに入力される一方、遅延回路３ｂにも入力される。
係数回路４ｂの出力は、加算回路５に第２の入力として
与えられる。遅延回路３ｂの出力は、係数回路４ｃに入
力される一方、遅延回路３ｃにも入力される。係数回路
４ｃの出力は、加算回路５に第３の入力として与えられ
る。遅延回路３ｃの出力は、係数回路４ｄに入力され
る。係数回路４ｄの出力は、加算回路５に第４の入力と
して与えられる。加算回路５の出力は、演算結果復元回
路６を介して出力端子７に出力される。
用した一実施例の構成を示すブロック図である。図１に
おいて、図３と同一符号を付した構成要素は、従来例と
同じ構成要素および動作を表す。図１において、入力端
子１に入力された信号は、ビット分割時間軸多重回路２
に入力される。ビット分割時間軸多重回路２の出力は、
係数回路４ａに入力される一方、遅延回路３ａにも入力
される。係数回路４ａの出力は、加算回路５に第１の入
力として与えられる。遅延回路３ａの出力は、係数回路
４ｂに入力される一方、遅延回路３ｂにも入力される。
係数回路４ｂの出力は、加算回路５に第２の入力として
与えられる。遅延回路３ｂの出力は、係数回路４ｃに入
力される一方、遅延回路３ｃにも入力される。係数回路
４ｃの出力は、加算回路５に第３の入力として与えられ
る。遅延回路３ｃの出力は、係数回路４ｄに入力され
る。係数回路４ｄの出力は、加算回路５に第４の入力と
して与えられる。加算回路５の出力は、演算結果復元回
路６を介して出力端子７に出力される。
【００１７】次に、図１の実施例の動作について、入力
信号が８ビットのディジタル信号である場合を例にとり
説明する。図１において、入力端子１に入力された８ビ
ットの信号は、ビット分割時間軸多重回路２において、
例えば上位４ビットの上位信号と下位４ビットの下位信
号に分割された後、時間軸多重処理される。係数回路４
ａ〜４ｄには、通過する遅延回路の数の違いにより、そ
れぞれ入力信号に対して異なる遅延時間を持つ時間軸多
重処理された信号が入力される。それぞれの信号は係数
回路４ａ〜４ｄにおいて、ある係数を乗じられた後、加
算回路５において加算される。この加算結果は、演算結
果復元回路６において、時間的にずれて入力される上位
信号に対する結果と下位信号に対する結果が合成され、
所望の演算結果が復元された後、出力端子７に出力され
る。
信号が８ビットのディジタル信号である場合を例にとり
説明する。図１において、入力端子１に入力された８ビ
ットの信号は、ビット分割時間軸多重回路２において、
例えば上位４ビットの上位信号と下位４ビットの下位信
号に分割された後、時間軸多重処理される。係数回路４
ａ〜４ｄには、通過する遅延回路の数の違いにより、そ
れぞれ入力信号に対して異なる遅延時間を持つ時間軸多
重処理された信号が入力される。それぞれの信号は係数
回路４ａ〜４ｄにおいて、ある係数を乗じられた後、加
算回路５において加算される。この加算結果は、演算結
果復元回路６において、時間的にずれて入力される上位
信号に対する結果と下位信号に対する結果が合成され、
所望の演算結果が復元された後、出力端子７に出力され
る。
【００１８】図２（ａ）は図１中の演算結果復元回路６
の詳細を示すブロック図であり、図２（ｂ）はその信号
の様子を示すタイミングチャート図の一例である。図２
において、入力信号Ａは遅延回路１０１に入力される一
方、ビットシフト加算回路１０２に第１の入力として与
えられる。遅延回路１０１の出力Ｂは、ビットシフト加
算回路１０２に第２の入力として与えられる。ビットシ
フト加算回路１０２の出力Ｃはホールド回路１０３を介
して出力信号Ｄとして出力される。図２中の遅延回路１
０１およびホールド回路１０３は、ラッチを用いて容易
に実現できる。
の詳細を示すブロック図であり、図２（ｂ）はその信号
の様子を示すタイミングチャート図の一例である。図２
において、入力信号Ａは遅延回路１０１に入力される一
方、ビットシフト加算回路１０２に第１の入力として与
えられる。遅延回路１０１の出力Ｂは、ビットシフト加
算回路１０２に第２の入力として与えられる。ビットシ
フト加算回路１０２の出力Ｃはホールド回路１０３を介
して出力信号Ｄとして出力される。図２中の遅延回路１
０１およびホールド回路１０３は、ラッチを用いて容易
に実現できる。
【００１９】次に図１中の演算結果復元回路６の動作に
ついて、図２を用いて説明する。図２において、入力演
算結果信号Ａとして上位信号に対する演算結果、例えば
Ｓ０Ｈが入力されているとき、遅延回路１０１により遅
延した信号Ｂは、下位信号に対する演算結果Ｓ０Ｌとな
っている。ビットシフト加算回路１０２において、上位
信号に対する演算結果Ｓ０Ｈが上に４ビット、あるいは
下位信号に対する演算結果Ｓ０Ｌが下に４ビットシフト
された後、加算され、ビット分割時間軸多重処理を行な
う前の信号に対する所望の演算結果Ｓ０が復元される。
入力演算結果信号Ａとして下位信号に対する演算結果、
例えばＳ１Ｌが入力されているときは、ビットシフト加
算回路１０２の出力Ｃは意味をなさない。そこで、ホー
ルド回路１０３において所望の演算結果が正しく復元さ
れているときのデータが保持され、出力信号Ｄとして出
力される。
ついて、図２を用いて説明する。図２において、入力演
算結果信号Ａとして上位信号に対する演算結果、例えば
Ｓ０Ｈが入力されているとき、遅延回路１０１により遅
延した信号Ｂは、下位信号に対する演算結果Ｓ０Ｌとな
っている。ビットシフト加算回路１０２において、上位
信号に対する演算結果Ｓ０Ｈが上に４ビット、あるいは
下位信号に対する演算結果Ｓ０Ｌが下に４ビットシフト
された後、加算され、ビット分割時間軸多重処理を行な
う前の信号に対する所望の演算結果Ｓ０が復元される。
入力演算結果信号Ａとして下位信号に対する演算結果、
例えばＳ１Ｌが入力されているときは、ビットシフト加
算回路１０２の出力Ｃは意味をなさない。そこで、ホー
ルド回路１０３において所望の演算結果が正しく復元さ
れているときのデータが保持され、出力信号Ｄとして出
力される。
【００２０】本実施例では、係数回路および加算回路に
おいて、信号の伝送に必要なビット数を図３の従来例と
比べ削減することができる。さらに、タップ数の増加に
ともなう回路規模の増大も、図３の従来例と比べ抑える
ことができる。
おいて、信号の伝送に必要なビット数を図３の従来例と
比べ削減することができる。さらに、タップ数の増加に
ともなう回路規模の増大も、図３の従来例と比べ抑える
ことができる。
【００２１】なお、本実施例ではフィルタのタップ数が
４の場合について説明したが、その他のタップ数であっ
ても構わない。また、本実施例では８ビットの入力信号
を、上位４ビットの上位信号と下位４ビットの下位信号
に分割してビット分割時間軸多重する場合について説明
したが、これらはその他のビット数であっても構わな
い。
４の場合について説明したが、その他のタップ数であっ
ても構わない。また、本実施例では８ビットの入力信号
を、上位４ビットの上位信号と下位４ビットの下位信号
に分割してビット分割時間軸多重する場合について説明
したが、これらはその他のビット数であっても構わな
い。
【００２２】
【発明の効果】以上のように本発明によれば、ビット分
割時間軸多重処理を施した信号に演算処理を施し、前記
演算処理を施した信号と、前記演算処理を施した信号に
時間軸シフト処理を施した信号とを、ビットシフト加算
処理することにより、演算回路全体を通して、信号の伝
送に必要なビット数を削減するとともに、タップ数の増
加にともなう回路規模の増大を抑えることができる。
割時間軸多重処理を施した信号に演算処理を施し、前記
演算処理を施した信号と、前記演算処理を施した信号に
時間軸シフト処理を施した信号とを、ビットシフト加算
処理することにより、演算回路全体を通して、信号の伝
送に必要なビット数を削減するとともに、タップ数の増
加にともなう回路規模の増大を抑えることができる。
【図１】本発明をディジタルフィルタに応用した実施例
の構成を示すブロック図
の構成を示すブロック図
【図２】（ａ）は本発明の実施例における演算結果復元
回路の詳細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
回路の詳細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
【図３】ビット分割時間軸多重処理をディジタルフィル
タに応用した従来例の構成を示すブロック図
タに応用した従来例の構成を示すブロック図
【図４】（ａ）は従来例におけるビット分割時間軸多重
回路の詳細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
回路の詳細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
【図５】（ａ）は従来例における入力信号復元回路の詳
細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
細を示すブロック図 （ｂ）はその信号の様子を示すタイミングチャート図の
一例
１ 入力端子 ２ ビット分割時間軸多重回路 ３ａ〜３ｃ 遅延回路 ４ａ〜４ｄ 係数回路 ５ 加算回路 ６ 演算結果復元回路 ７ 出力端子 ８ａ〜８ｄ 入力信号復元回路 ９ａ〜９ｄ 係数回路 １０ 加算回路 １０１ 遅延回路 １０２ ビットシフト加算回路 １０３ ホールド回路 １０４ 選択回路 １０５ 遅延回路 １０６ ホールド回路 Ａ〜Ｋ 信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上畠 秀世 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 タッド バウザー 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安本 吉雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】ビット分割時間軸多重処理を施したディジ
タル信号を入力信号とする演算回路と、前記演算回路の
出力を入力とする遅延回路と、前記演算回路の出力と前
記遅延回路の出力を入力とするビットシフト加算回路を
具備したディジタル信号処理装置。 - 【請求項２】ビット分割時間軸多重処理は、少なくとも
２ビットのディジタル信号を上位信号と下位信号の二つ
の信号に分割し、前記上位信号と前記下位信号を、前記
ディジタル信号の繰り返し周波数の２倍の周波数で交互
に切替える処理である請求項１記載のディジタル信号処
理装置。 - 【請求項３】遅延回路は、ディジタル信号を１繰り返し
期間遅延する手段を具備した回路である請求項１または
請求項２記載のディジタル信号処理装置。 - 【請求項４】ビットシフト加算回路は、二つのディジタ
ル信号を相対的にビットシフトする手段と、前記相対的
にビットシフトした二つの信号を加算する手段を具備し
た回路である請求項１から請求項３のいずれかに記載の
ディジタル信号処理装置。 - 【請求項５】演算回路は、ディジタル信号に遅延、乗
算、および加算を施す手段の組合せからなるディジタル
フィルタ回路である請求項１から請求項４のいずれかに
記載のディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481792A JPH06224695A (ja) | 1992-07-31 | 1992-07-31 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481792A JPH06224695A (ja) | 1992-07-31 | 1992-07-31 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224695A true JPH06224695A (ja) | 1994-08-12 |
Family
ID=16496878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20481792A Pending JPH06224695A (ja) | 1992-07-31 | 1992-07-31 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006068196A1 (ja) * | 2004-12-24 | 2006-06-29 | Advantest Corporation | 畳み込み演算回路 |
| US8730214B2 (en) | 2008-05-22 | 2014-05-20 | Silicon Works Co., Ltd. | COG panel system arrangement |
-
1992
- 1992-07-31 JP JP20481792A patent/JPH06224695A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006068196A1 (ja) * | 2004-12-24 | 2006-06-29 | Advantest Corporation | 畳み込み演算回路 |
| JP2006186425A (ja) * | 2004-12-24 | 2006-07-13 | Advantest Corp | 畳み込み演算回路 |
| JP4630056B2 (ja) * | 2004-12-24 | 2011-02-09 | 株式会社アドバンテスト | 畳み込み演算回路 |
| US7945610B2 (en) | 2004-12-24 | 2011-05-17 | Advantest Corporation | Convolution operation circuit |
| US8730214B2 (en) | 2008-05-22 | 2014-05-20 | Silicon Works Co., Ltd. | COG panel system arrangement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4817025A (en) | Digital filter | |
| US5528527A (en) | Sampling frequency converter | |
| EP0034241B1 (en) | Non-recursive digital filter | |
| JP2002158561A (ja) | Ｆｉｒフィルタ及びそのデータ処理方法 | |
| JPS5941344B2 (ja) | 位相変調波発生装置 | |
| US5594677A (en) | Method and apparatus for filtering high resolution digital signals | |
| US4949176A (en) | Method and apparatus for DPCM video signal compression and transmission | |
| JPH06224695A (ja) | ディジタル信号処理装置 | |
| JPS60114020A (ja) | 非巡回型デジタルフィルタ回路 | |
| US5928314A (en) | Digital filter having a substantially equal number of negative and positive weighting factors | |
| JPH05327409A (ja) | レート変換方法及びその変換回路 | |
| KR970004622B1 (ko) | 시간축 반전형 직선위상필터 | |
| JPH06350398A (ja) | デジタル信号をろ波する方法及びデジタル・フィルタ | |
| FI92778B (fi) | Digitaalisignaalin amplitudinsäätöjärjestelmä digitaalisignaalien muuttamiseksi jokseenkin tasaisin dB-askelin | |
| US5053984A (en) | Memory for programmable digital filter | |
| JPS62256516A (ja) | ベ−スバンド伝送用フイルタ装置 | |
| JP3041563B2 (ja) | 有限インパルス応答フィルタ | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| KR20220037361A (ko) | 곱셈 연산 근사화 능력이 있는 필터 및 방법 | |
| JPH08335850A (ja) | 簡易デジタルフィルタ | |
| JP3268116B2 (ja) | 半導体集積回路 | |
| JPS6324333B2 (ja) | ||
| USRE37440E1 (en) | Memory for programmable digital filter | |
| JPH0226408A (ja) | ディジタルフィルタ | |
| JPS62172809A (ja) | デジタルフイルタ |