JP2575969B2 - 浮動小数点乗除算装置 - Google Patents
浮動小数点乗除算装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、浮動小数点乗除算装
置に係わり、ＩＥＥＥ規格の浮動小数点演算の、特に乗
除算における指数部の演算に関する。
置に係わり、ＩＥＥＥ規格の浮動小数点演算の、特に乗
除算における指数部の演算に関する。
【０００２】
【従来の技術】ＩＥＥＥ規格の浮動小数点演算におい
て、乗除算の場合の指数部の演算は、乗算の場合、 （Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂ と行う。また、除算の場合には、 （Ｘ−Ｂ）−（Ｙ−Ｂ）＝（Ｘ−Ｙ＋Ｂ）−Ｂ と行う。ただしＸ、Ｙは浮動小数点形式の指数部オペラ
ンド、Ｂはベ−ス値でＢ＝２n-1 −１（ｎはデ−タのビ
ット数）と定義される。
て、乗除算の場合の指数部の演算は、乗算の場合、 （Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂ と行う。また、除算の場合には、 （Ｘ−Ｂ）−（Ｙ−Ｂ）＝（Ｘ−Ｙ＋Ｂ）−Ｂ と行う。ただしＸ、Ｙは浮動小数点形式の指数部オペラ
ンド、Ｂはベ−ス値でＢ＝２n-1 −１（ｎはデ−タのビ
ット数）と定義される。
【０００３】上記のような指数部の演算は、従来では図
４に示すような装置によってなされている。第１の加算
回路１４は、指数部オペランドＸと、セレクタ１０で選
ばれた指数部オペランドＹまたは−Ｙを加算し、（Ｘ＋
Ｙ）または（Ｘ−Ｙ）を出力する。なお、Ｓ１は、オペ
ランドＹまたは−Ｙのいずれかを、セレクタ１０で選択
させるための制御信号である。第２の加算回路１６は、
第１の加算回路１４の出力と、セレクタ１２で選ばれた
ベ−ス値入力Ｂまたは−Ｂを加算し、（Ｘ＋Ｙ−Ｂ）ま
たは（Ｘ−Ｙ＋Ｂ）を出力する。なお、Ｓ２は、ベ−ス
値Ｂまたは−Ｂのいずれかを、セレクタ１２で選択させ
るための制御信号である。
４に示すような装置によってなされている。第１の加算
回路１４は、指数部オペランドＸと、セレクタ１０で選
ばれた指数部オペランドＹまたは−Ｙを加算し、（Ｘ＋
Ｙ）または（Ｘ−Ｙ）を出力する。なお、Ｓ１は、オペ
ランドＹまたは−Ｙのいずれかを、セレクタ１０で選択
させるための制御信号である。第２の加算回路１６は、
第１の加算回路１４の出力と、セレクタ１２で選ばれた
ベ−ス値入力Ｂまたは−Ｂを加算し、（Ｘ＋Ｙ−Ｂ）ま
たは（Ｘ−Ｙ＋Ｂ）を出力する。なお、Ｓ２は、ベ−ス
値Ｂまたは−Ｂのいずれかを、セレクタ１２で選択させ
るための制御信号である。
【０００４】上記構成の浮動小数点乗除算装置によれ
ば、指数部の加減算のために２個の加算器を必要として
いる。このため、装置全体の回路が複雑化し、回路規模
が大きくなっている。回路規模が大きくなると、これに
ともなって消費電力が増大し、また演算に要する時間も
増大するという欠点がある。
ば、指数部の加減算のために２個の加算器を必要として
いる。このため、装置全体の回路が複雑化し、回路規模
が大きくなっている。回路規模が大きくなると、これに
ともなって消費電力が増大し、また演算に要する時間も
増大するという欠点がある。
【０００５】このような問題を解決した装置として、従
来、特公昭６３−１９８９４号に開示された浮動小数点
乗算装置がある。しかし、この装置では、乗算における
指数部の演算しかできない。もし除算における指数部演
算を行うのであれば、新たな除算装置等を付加せねばな
らない。
来、特公昭６３−１９８９４号に開示された浮動小数点
乗算装置がある。しかし、この装置では、乗算における
指数部の演算しかできない。もし除算における指数部演
算を行うのであれば、新たな除算装置等を付加せねばな
らない。
【０００６】
【発明が解決しようとする課題】しかるに、従来の浮動
小数点乗除算装置では、指数部の加減算のために２個の
加算器を必要とする。このため、装置全体の回路が複雑
化し、回路規模が大きくなっている。回路規模が大きく
なると、これにともなって消費電力が増大し、また演算
に要する時間も増大するという欠点がある。
小数点乗除算装置では、指数部の加減算のために２個の
加算器を必要とする。このため、装置全体の回路が複雑
化し、回路規模が大きくなっている。回路規模が大きく
なると、これにともなって消費電力が増大し、また演算
に要する時間も増大するという欠点がある。
【０００７】この発明は上記のような点に鑑みて為され
たもので、その目的は、指数部の加減算を行うための加
算器の数を削減し、回路が簡単で、消費電力が少なく、
演算に要する時間も短縮できる浮動小数点乗除算装置を
提供することにある。
たもので、その目的は、指数部の加減算を行うための加
算器の数を削減し、回路が簡単で、消費電力が少なく、
演算に要する時間も短縮できる浮動小数点乗除算装置を
提供することにある。
【０００８】
【課題を解決するための手段】この発明の浮動小数点乗
除算装置は、ｎビットの指数部オペランドＸ、Ｙをそれ
ぞれ有する浮動小数点形式の２つのデータにおいて、指
数部の演算を乗算の場合Ｘ＋Ｙ−Ｂ、除算の場合Ｘ−Ｙ
＋Ｂ（ただしＢ＝２n-1 −１）を実行することにより演
算結果を得る浮動小数点乗除算装置において、乗算の時
には指数部オペランドＹを、除算の時には指数部オペラ
ンドＹの反転信号を出力するセレクタと、前記セレクタ
出力の最上位ビットを反転するインバータと、第１の入
力端の１ビットからｎ−１ビットに前記セレクタの出力
信号が供給され、この第１の入力端のｎビットとｎ＋１
ビットにそれぞれ前記インバータの出力信号が供給さ
れ、第２の入力端の１ビットからｎビットに前記指数部
オペランドＸが供給され、この第２の入力端のｎ＋１ビ
ットに“０”が入力され、前記第１の入力端に入力され
たｎ＋１ビットのデータと前記第２の入力端に入力され
たｎ＋１ビットのデータとを加算し、且つ上記加算結果
の最下位ビットに乗算の場合“１”、除算の場合“０”
が桁上げ信号として入力される加算器と、を具備するこ
とを特徴とする。
除算装置は、ｎビットの指数部オペランドＸ、Ｙをそれ
ぞれ有する浮動小数点形式の２つのデータにおいて、指
数部の演算を乗算の場合Ｘ＋Ｙ−Ｂ、除算の場合Ｘ−Ｙ
＋Ｂ（ただしＢ＝２n-1 −１）を実行することにより演
算結果を得る浮動小数点乗除算装置において、乗算の時
には指数部オペランドＹを、除算の時には指数部オペラ
ンドＹの反転信号を出力するセレクタと、前記セレクタ
出力の最上位ビットを反転するインバータと、第１の入
力端の１ビットからｎ−１ビットに前記セレクタの出力
信号が供給され、この第１の入力端のｎビットとｎ＋１
ビットにそれぞれ前記インバータの出力信号が供給さ
れ、第２の入力端の１ビットからｎビットに前記指数部
オペランドＸが供給され、この第２の入力端のｎ＋１ビ
ットに“０”が入力され、前記第１の入力端に入力され
たｎ＋１ビットのデータと前記第２の入力端に入力され
たｎ＋１ビットのデータとを加算し、且つ上記加算結果
の最下位ビットに乗算の場合“１”、除算の場合“０”
が桁上げ信号として入力される加算器と、を具備するこ
とを特徴とする。
【０００９】
【作用】上記のような浮動小数点乗除算装置にあって
は、指数部オペランドの最上位ビットをインバ−タで反
転させ、インバ−タ出力を上位２ビットに付加したＹを
得て、このＹと、指数部オペランドＸとを加算し、かつ
指数部を桁上げすれば、Ｘ＋Ｙ−Ｂが求められるので、
１個の加算器で、乗算における指数部の演算をできる。
は、指数部オペランドの最上位ビットをインバ−タで反
転させ、インバ−タ出力を上位２ビットに付加したＹを
得て、このＹと、指数部オペランドＸとを加算し、かつ
指数部を桁上げすれば、Ｘ＋Ｙ−Ｂが求められるので、
１個の加算器で、乗算における指数部の演算をできる。
【００１０】さらに、乗算の時にはＹを、除算の時には
Ｙの反転をそれぞれ出力するセレクタが設けられ、かつ
加算器は、桁上げ入力に基づき、乗算の時には１を、除
算の時には０を桁上げするので、乗算のみならず除算に
おける指数部の演算をも行うことができる。
Ｙの反転をそれぞれ出力するセレクタが設けられ、かつ
加算器は、桁上げ入力に基づき、乗算の時には１を、除
算の時には０を桁上げするので、乗算のみならず除算に
おける指数部の演算をも行うことができる。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係わる
浮動小数点乗除算装置の構成図である。まず、ＩＥＥＥ
規格における浮動小数点乗除算の指数部の演算は、乗算
の場合、（Ｘ＋Ｙ−Ｂ）、除算の場合、（Ｘ−Ｙ＋Ｂ）
を求めることで実現される。 ここで、ベ−ス値Ｂは、 Ｂ＝２n-1 −１ ＝２n-2 ＋２n-3 ＋ … ＋２1 ＋２0 … （１） と定義されるから、ベ−ス値Ｂの２の補数は、（１）式より、 Ｂの２の補数＝２n ＋２n-1 ＋１ … （２） となる。 ここで、指数部オペランドＹを、 Ｙ＝ｙn-1 ・２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 …（３） とすると、乗算におけるＹ−Ｂの演算は、（２）式、（３）式より、 Ｙ−Ｂ＝２n ＋（１＋ｙn-1 ）２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（４） と表現できる。 ここで、ｙn-1 ＝０とすると、（４）式より、 Ｙ−Ｂ＝２n ＋２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（５） となる。 また、ｙn-1 ＝１とすると、（４）式より、 Ｙ−Ｂ＝２n ＋２n ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（６） となる。
り説明する。図１は、この発明の第１の実施例に係わる
浮動小数点乗除算装置の構成図である。まず、ＩＥＥＥ
規格における浮動小数点乗除算の指数部の演算は、乗算
の場合、（Ｘ＋Ｙ−Ｂ）、除算の場合、（Ｘ−Ｙ＋Ｂ）
を求めることで実現される。 ここで、ベ−ス値Ｂは、 Ｂ＝２n-1 −１ ＝２n-2 ＋２n-3 ＋ … ＋２1 ＋２0 … （１） と定義されるから、ベ−ス値Ｂの２の補数は、（１）式より、 Ｂの２の補数＝２n ＋２n-1 ＋１ … （２） となる。 ここで、指数部オペランドＹを、 Ｙ＝ｙn-1 ・２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 …（３） とすると、乗算におけるＹ−Ｂの演算は、（２）式、（３）式より、 Ｙ−Ｂ＝２n ＋（１＋ｙn-1 ）２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（４） と表現できる。 ここで、ｙn-1 ＝０とすると、（４）式より、 Ｙ−Ｂ＝２n ＋２n-1 ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（５） となる。 また、ｙn-1 ＝１とすると、（４）式より、 Ｙ−Ｂ＝２n ＋２n ＋ｙn-2 ・２n-2 ＋ … … ＋ｙ1 ・２1 ＋ｙ0 ・２0 ＋１ …（６） となる。
【００１２】ここで、ｙn-1 ＝０のときは、Ｙ−Ｂの２
n 、２n-1 ビットは、“１”となり、ｙn-1 ＝１のとき
は、Ｙ−Ｂの２n 、２n-1 ビットは、“０”となる。
n 、２n-1 ビットは、“１”となり、ｙn-1 ＝１のとき
は、Ｙ−Ｂの２n 、２n-1 ビットは、“０”となる。
【００１３】従って、図１の指数部加算器２０の端子２
１より、桁上げ入力“１”を入力するとともに、かつセ
レクタ２２で、オペランドＹを選択し、選択されたオペ
ランドＹの最上位ビット２４をインバ−タ２３で反転さ
せて、上位２ビットに入力するとともに、指数部オペラ
ンドＸと加算器２０で加算することにより、Ｘ＋Ｙ−Ｂ
を求めることができる。
１より、桁上げ入力“１”を入力するとともに、かつセ
レクタ２２で、オペランドＹを選択し、選択されたオペ
ランドＹの最上位ビット２４をインバ−タ２３で反転さ
せて、上位２ビットに入力するとともに、指数部オペラ
ンドＸと加算器２０で加算することにより、Ｘ＋Ｙ−Ｂ
を求めることができる。
【００１４】なお、参照符号２５は、指数部オペランド
の（ｎ−１）ビット分のデ−タを示しており、最上位ビ
ット２４を反転させて指数部オペランドの上位２ビット
に入力すると、加算器２０に入力されるデ−タは、ｎ＋
１ビットとなる。よって、指数部オペランドＸを加算器
２０に入力する時には、オペランドＸのビット数とオペ
ランドＹのビット数とを合わせるために、ｎビットのオ
ペランドＸに、１ビットの０入力２７が加えられる。ま
た参照符号２８は出力デ−タを示し、参照符号２９はオ
−バ−フロ−／アンダ−フロ−出力デ−タをしている。
除算における−Ｙ＋Ｂの演算は、まず、Ｙの２の補数を
とると、反転オペラン ド−Ｙは（３）式より、 −Ｙ＝２n ＋-ｙn-1 ・２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 ＋１ …（７） となる（-は反転を示す）。よって、 −Ｙ＋Ｂ＝２n ＋（１＋ｙn-1 ）２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（８） ここで、ｙn-1 ＝１とすると、（８）式より、 −Ｙ＋Ｂ＝２n ＋２n ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（９） となる。 また、ｙn-1 ＝０とすると、（８）式より、 −Ｙ＋Ｂ＝２n ＋２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（10） となる。
の（ｎ−１）ビット分のデ−タを示しており、最上位ビ
ット２４を反転させて指数部オペランドの上位２ビット
に入力すると、加算器２０に入力されるデ−タは、ｎ＋
１ビットとなる。よって、指数部オペランドＸを加算器
２０に入力する時には、オペランドＸのビット数とオペ
ランドＹのビット数とを合わせるために、ｎビットのオ
ペランドＸに、１ビットの０入力２７が加えられる。ま
た参照符号２８は出力デ−タを示し、参照符号２９はオ
−バ−フロ−／アンダ−フロ−出力デ−タをしている。
除算における−Ｙ＋Ｂの演算は、まず、Ｙの２の補数を
とると、反転オペラン ド−Ｙは（３）式より、 −Ｙ＝２n ＋-ｙn-1 ・２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 ＋１ …（７） となる（-は反転を示す）。よって、 −Ｙ＋Ｂ＝２n ＋（１＋ｙn-1 ）２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（８） ここで、ｙn-1 ＝１とすると、（８）式より、 −Ｙ＋Ｂ＝２n ＋２n ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（９） となる。 また、ｙn-1 ＝０とすると、（８）式より、 −Ｙ＋Ｂ＝２n ＋２n-1 ＋-ｙn-2 ・２n-2 ＋ … … ＋-ｙ1 ・２1 ＋-ｙ0 ・２0 …（10） となる。
【００１５】ここで、ｙn-1 ＝０のときは、−Ｙ＋Ｂの
２n 、２n-1 ビットは、“１”となり、ｙn-1 ＝１のと
きは、−Ｙ＋Ｂの２n 、２n-1 ビットは、“０”とな
る。
２n 、２n-1 ビットは、“１”となり、ｙn-1 ＝１のと
きは、−Ｙ＋Ｂの２n 、２n-1 ビットは、“０”とな
る。
【００１６】従って、図１の指数部加算器２０の端子２
１より、桁上げ入力“０”を入力し、かつセレクタ２２
で、反転オペランド−Ｙを選択し、かつ選択された反転
オペランド−Ｙの最上位ビット２４をインバ−タ２３で
反転させて、上位２ビットに入力する。この後、乗算の
場合と同様に、０入力が付加された指数部オペランドＸ
と加算することによって、Ｘ−Ｙ＋Ｂを求めることがで
きる。
１より、桁上げ入力“０”を入力し、かつセレクタ２２
で、反転オペランド−Ｙを選択し、かつ選択された反転
オペランド−Ｙの最上位ビット２４をインバ−タ２３で
反転させて、上位２ビットに入力する。この後、乗算の
場合と同様に、０入力が付加された指数部オペランドＸ
と加算することによって、Ｘ−Ｙ＋Ｂを求めることがで
きる。
【００１７】上記構成の乗除算装置によれば、ＩＥＥＥ
規格の浮動小数点乗除算を実行する場合において、指数
部オペランドＹを指数部加算器２０に入力する段階で補
正を加える手段、即ちインバ−タで最上位ビット２４を
反転させ、この反転したデ−タを上位２ビットに付加す
る手段が設けられているので、指数部の演算を１個の加
算器２０にて行うことができる。
規格の浮動小数点乗除算を実行する場合において、指数
部オペランドＹを指数部加算器２０に入力する段階で補
正を加える手段、即ちインバ−タで最上位ビット２４を
反転させ、この反転したデ−タを上位２ビットに付加す
る手段が設けられているので、指数部の演算を１個の加
算器２０にて行うことができる。
【００１８】さらに、乗算か、除算かによって指数部オ
ペランド入力Ｙか−Ｙかのいずれかがセレクタ２２で選
択され、かつ乗算の場合には補数を得るために最下位ビ
ットに１を足す桁上げ入力“１”を、除算の場合には、
桁上げ入力“０”の信号をそれぞれ指数部加算器２０に
与えるので、１個の加算器２０で、乗算における指数部
の演算のみならず、除算における指数部の演算をも行う
ことができる。
ペランド入力Ｙか−Ｙかのいずれかがセレクタ２２で選
択され、かつ乗算の場合には補数を得るために最下位ビ
ットに１を足す桁上げ入力“１”を、除算の場合には、
桁上げ入力“０”の信号をそれぞれ指数部加算器２０に
与えるので、１個の加算器２０で、乗算における指数部
の演算のみならず、除算における指数部の演算をも行う
ことができる。
【００１９】また、セレクタ２２への制御信号Ｓは、桁
上げ入力の信号レベルが除算、乗算でそれぞれ異なるこ
とを利用することにより、桁上げ入力と兼用しても良
い。例えば制御信号Ｓのレベルが“１”の時に、乗算を
行うようにセレクタ２２でオペランドＹを選択するとと
もに、加算器２０に桁上げ入力“１”として供給する。
そして、制御信号Ｓのレベルが“０”の時には、除算を
行うようにセレクタ２２で反転オペランド−Ｙを選択す
るとともに、加算器２０に桁上げ入力“０”として供給
する。このようにすれば、桁上げ入力での乗算か除算か
を選択する信号と、セレクタ２２への乗算か除算かを選
択する信号とを一つの信号で行うことができ、回路規模
をより縮小することができる。
上げ入力の信号レベルが除算、乗算でそれぞれ異なるこ
とを利用することにより、桁上げ入力と兼用しても良
い。例えば制御信号Ｓのレベルが“１”の時に、乗算を
行うようにセレクタ２２でオペランドＹを選択するとと
もに、加算器２０に桁上げ入力“１”として供給する。
そして、制御信号Ｓのレベルが“０”の時には、除算を
行うようにセレクタ２２で反転オペランド−Ｙを選択す
るとともに、加算器２０に桁上げ入力“０”として供給
する。このようにすれば、桁上げ入力での乗算か除算か
を選択する信号と、セレクタ２２への乗算か除算かを選
択する信号とを一つの信号で行うことができ、回路規模
をより縮小することができる。
【００２０】図２は、この発明の第２の実施例に係わる
浮動小数点乗除算装置の構成図である。図２において、
図１と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。この第２の実施例は、
セレクタ３２に、指数部オペランドＹを反転させる機能
を持たせた例である。この場合のセレクタ３２の構成図
を図３に示す。
浮動小数点乗除算装置の構成図である。図２において、
図１と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。この第２の実施例は、
セレクタ３２に、指数部オペランドＹを反転させる機能
を持たせた例である。この場合のセレクタ３２の構成図
を図３に示す。
【００２１】図３に示すようにセレクタ３２には指数部
オペランドのビット数分（Ｙ n 〜Ｙ0 ）に応じたデータ
３３n 〜３３0 が入力される。データ３３n 〜３３0 は
それぞれ、セレクタ３２の中で、バッファ３４の入力
と、インバータ３６の入力とに供給される。バッファ３
４とインバータ３６とは、制御信号Ｓによって、それら
のどちらか一方のみが駆動するように制御される。セレ
クタ３２に入力された指数部オペランドは、バッファ３
４を介して出力されるとＹとなり、インバータ３６を介
して出力されるとその反転−Ｙとなる。
オペランドのビット数分（Ｙ n 〜Ｙ0 ）に応じたデータ
３３n 〜３３0 が入力される。データ３３n 〜３３0 は
それぞれ、セレクタ３２の中で、バッファ３４の入力
と、インバータ３６の入力とに供給される。バッファ３
４とインバータ３６とは、制御信号Ｓによって、それら
のどちらか一方のみが駆動するように制御される。セレ
クタ３２に入力された指数部オペランドは、バッファ３
４を介して出力されるとＹとなり、インバータ３６を介
して出力されるとその反転−Ｙとなる。
【００２２】このようなセレクタであると、オペランド
入力Ｙを供給するだけで、制御信号Ｓにより、その内部
で指数部オペランドＹ、またはその反転−Ｙのいずれか
を選択して出力できる。
入力Ｙを供給するだけで、制御信号Ｓにより、その内部
で指数部オペランドＹ、またはその反転−Ｙのいずれか
を選択して出力できる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、指数部の加減算を行うための加算器の数が削減さ
れ、回路が簡単で、消費電力が少なく、演算に要する時
間も短縮できる浮動小数点乗除算装置を提供できる。
ば、指数部の加減算を行うための加算器の数が削減さ
れ、回路が簡単で、消費電力が少なく、演算に要する時
間も短縮できる浮動小数点乗除算装置を提供できる。
【図１】この発明の第１の実施例に係わる浮動小数点乗
除算装置の構成図。
除算装置の構成図。
【図２】この発明の第２の実施例に係わる浮動小数点乗
除算装置の構成図。
除算装置の構成図。
【図３】第２の実施例で用いられるセレクタの構成図。
【図４】従来の浮動小数点乗除算装置の構成図。
２０…加算器、２２…セレクタ、２３…インバ−タ、２
４…最上位ビット、３２…セレクタ、Ｓ…制御信号。
４…最上位ビット、３２…セレクタ、Ｓ…制御信号。
Claims (1)
- 【請求項１】 ｎビットの指数部オペランドＸ、Ｙをそ
れぞれ有する浮動小数点形式の２つのデータにおいて、
指数部の演算を乗算の場合Ｘ＋Ｙ−Ｂ、除算の場合Ｘ−
Ｙ＋Ｂ（ただしＢ＝２n-1 −１）を実行することにより
演算結果を得る浮動小数点乗除算装置において、 乗算の時には指数部オペランドＹを、除算の時には指数
部オペランドＹの反転信号を出力するセレクタと、 前記セレクタ出力の最上位ビットを反転するインバータ
と、第１の入力端の１ビットからｎ−１ビットに前記セレク
タの出力信号が供給され、この第１の入力端のｎビット
とｎ＋１ビットにそれぞれ前記インバータの出力信号が
供給され、第２の入力端の１ビットからｎビットに前記
指数部オペランドＸが供給され、この第２の入力端のｎ
＋１ビットに“０”が入力され、前記第１の入力端に入
力されたｎ＋１ビットのデータと前記第２の入力端に入
力されたｎ＋１ビットのデータとを加算し、且つ上記加
算結果の最下位ビットに乗算の場合“１”、除算の場合
“０”が桁上げ信号として入力される 加算器とを具備す
ることを特徴とする浮動小数点乗除算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098748A JP2575969B2 (ja) | 1991-04-30 | 1991-04-30 | 浮動小数点乗除算装置 |
| KR1019920006644A KR920020850A (ko) | 1991-04-30 | 1992-04-21 | 부동 소숫점 승.제산장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098748A JP2575969B2 (ja) | 1991-04-30 | 1991-04-30 | 浮動小数点乗除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328630A JPH04328630A (ja) | 1992-11-17 |
| JP2575969B2 true JP2575969B2 (ja) | 1997-01-29 |
Family
ID=14228091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3098748A Expired - Fee Related JP2575969B2 (ja) | 1991-04-30 | 1991-04-30 | 浮動小数点乗除算装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2575969B2 (ja) |
| KR (1) | KR920020850A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0152169B1 (ko) * | 1994-06-07 | 1998-10-15 | 모리시다 요이치 | 프라이어리티, 인코더 |
| KR100431707B1 (ko) * | 1996-11-12 | 2004-09-04 | 주식회사 하이닉스반도체 | 부동소수점연산에서의지수처리방법 |
-
1991
- 1991-04-30 JP JP3098748A patent/JP2575969B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-21 KR KR1019920006644A patent/KR920020850A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020850A (ko) | 1992-11-21 |
| JPH04328630A (ja) | 1992-11-17 |
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Legal Events
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