JPH0566921A - データシフト回路 - Google Patents
データシフト回路Info
- Publication number
- JPH0566921A JPH0566921A JP3229251A JP22925191A JPH0566921A JP H0566921 A JPH0566921 A JP H0566921A JP 3229251 A JP3229251 A JP 3229251A JP 22925191 A JP22925191 A JP 22925191A JP H0566921 A JPH0566921 A JP H0566921A
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- JP
- Japan
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- data
- shift
- memory
- multiplied
- multiplication
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Abstract
(57)【要約】
【目的】 固定少数点定数で表現されるデータを正規化
シフトするデータシフト回路に関し、データのシフト時
間を短くしたデータシフト回路を提供することを目的と
する。 【構成】 乗算すべきデータを記憶するメモリ１と該メ
モリ１から転送されたデータの累積後に前記データの乗
算を行う乗算部２を備えた回路において、予め乗算すべ
きデータのシフト量を設定するためのシフトモードを生
成するシフトモード設定部３と、該シフトモード設定部
３から出力されるシフトモードに応じてメモリ１からの
データを選択しデータシフトを行うデータシフト部４を
設け、該データシフト部４のデータを前記乗算部２に転
送するように構成する。
シフトするデータシフト回路に関し、データのシフト時
間を短くしたデータシフト回路を提供することを目的と
する。 【構成】 乗算すべきデータを記憶するメモリ１と該メ
モリ１から転送されたデータの累積後に前記データの乗
算を行う乗算部２を備えた回路において、予め乗算すべ
きデータのシフト量を設定するためのシフトモードを生
成するシフトモード設定部３と、該シフトモード設定部
３から出力されるシフトモードに応じてメモリ１からの
データを選択しデータシフトを行うデータシフト部４を
設け、該データシフト部４のデータを前記乗算部２に転
送するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、固定小数点定数で表現
されるデータを正規化シフトするデータシフト回路に関
する。
されるデータを正規化シフトするデータシフト回路に関
する。
【０００２】
【従来の技術】音声信号をディジタルに変換したデータ
があり、このデータにより何かの演算を行いたいような
場合、プロセッサを用いてデータの演算たとえば乗算が
行われる。
があり、このデータにより何かの演算を行いたいような
場合、プロセッサを用いてデータの演算たとえば乗算が
行われる。
【０００３】このプロセッサにより乗算されるデータ
が、浮動小数点定数で表現されておればよいが、乗算の
データが固定小数点定数すなわち例えば全体が８ビット
構成かつ小数点が固定している固定小数点の数値の場
合、この数値の乗算結果はプロセッサのアキュムレータ
の有限桁の範囲外になるために誤差として扱われ、演算
の精度が失われる場合がある。
が、浮動小数点定数で表現されておればよいが、乗算の
データが固定小数点定数すなわち例えば全体が８ビット
構成かつ小数点が固定している固定小数点の数値の場
合、この数値の乗算結果はプロセッサのアキュムレータ
の有限桁の範囲外になるために誤差として扱われ、演算
の精度が失われる場合がある。
【０００４】この為、演算の精度が損なわれないよう
に、乗算すべきデータの中の一番大きいデータを基準に
他の数値を正規化し、その後に小数点の桁移動すなわち
データの正規化シフトを行う。
に、乗算すべきデータの中の一番大きいデータを基準に
他の数値を正規化し、その後に小数点の桁移動すなわち
データの正規化シフトを行う。
【０００５】例えば図３に示す数値Ｘ1 と数値Ｘ2 のよ
うに、第７ビットと第６ビットの間に固定小数点を持
ち、かつ最上位の１ビット目は符号を示し、なお上位か
ら２ビット目は２0 桁の読みだし数値、また３ビット目
から８ビット目は小数点以下の２-1〜２-6の有効桁の数
値で表現される２つの数値、Ｘ1 ＝＋0.000001、Ｘ2 ＝
＋0.000010があったとする。
うに、第７ビットと第６ビットの間に固定小数点を持
ち、かつ最上位の１ビット目は符号を示し、なお上位か
ら２ビット目は２0 桁の読みだし数値、また３ビット目
から８ビット目は小数点以下の２-1〜２-6の有効桁の数
値で表現される２つの数値、Ｘ1 ＝＋0.000001、Ｘ2 ＝
＋0.000010があったとする。
【０００６】この数値Ｘ1 と数値Ｘ2 は共に‘０’に近
い小さな数値であり、この２つの数値Ｘ1 と数値Ｘ2 の
乗算を行うと、乗算値Ｘ3 は数値Ｘ1 および数値Ｘ2 よ
り更に小さい数値、即ち７ビットの間では０（Ｘ3 ＝＋
0.000000）と表現されるようになる。即ち、乗算結果の
有効桁はアキュムレータの有限桁の範囲外に失われてし
まう。
い小さな数値であり、この２つの数値Ｘ1 と数値Ｘ2 の
乗算を行うと、乗算値Ｘ3 は数値Ｘ1 および数値Ｘ2 よ
り更に小さい数値、即ち７ビットの間では０（Ｘ3 ＝＋
0.000000）と表現されるようになる。即ち、乗算結果の
有効桁はアキュムレータの有限桁の範囲外に失われてし
まう。
【０００７】これを避けるために、データＸ1 とＸ2 の
桁を例えば３ビットシフト（図示を省略する）させてＸ
1 ＝＋0.001000に変換し、またＸ2 ＝＋0.010000に変換
し、Ｘ3 ＝＋0.000010を求めるようにする。
桁を例えば３ビットシフト（図示を省略する）させてＸ
1 ＝＋0.001000に変換し、またＸ2 ＝＋0.010000に変換
し、Ｘ3 ＝＋0.000010を求めるようにする。
【０００８】図４は従来のデータシフト回路の一例であ
る。図４において、１は乗算すべきデータを記憶するメ
モリ、２はデータの乗算を行う乗算部である。又、５は
乗算すべきデータを累積するアキュムレータである。
る。図４において、１は乗算すべきデータを記憶するメ
モリ、２はデータの乗算を行う乗算部である。又、５は
乗算すべきデータを累積するアキュムレータである。
【０００９】図４において、先ず最初に乗算すべきデー
タをメモリ１からアキュムレータ５に転送し、次にア
キュムレータ５上で全てのデータのシフトを行い、以
後はアキュムレータ５のシフトの結果を乗算部２に転
送して乗算を行う。
タをメモリ１からアキュムレータ５に転送し、次にア
キュムレータ５上で全てのデータのシフトを行い、以
後はアキュムレータ５のシフトの結果を乗算部２に転
送して乗算を行う。
【００１０】
【発明が解決しようとする課題】従って、従来例のデー
タシフト回路においては、シフトするデータの数値が多
い場合（例えば、大きな行列の正規化を行う場合）、処
理に長い時間を必要とするためコンピュータの実処理を
困難にするという課題がある。
タシフト回路においては、シフトするデータの数値が多
い場合（例えば、大きな行列の正規化を行う場合）、処
理に長い時間を必要とするためコンピュータの実処理を
困難にするという課題がある。
【００１１】本発明は、データのシフト時間を短くした
データシフト回路を提供することを目的とする。
データシフト回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、乗算すべきデータを記憶するメモリ１と
該メモリ１から転送されたデータの累積後に前記データ
の乗算を行う乗算部２を備えた回路において、予め乗算
すべきデータのシフト量を設定するためのシフトモード
を生成するシフトモード設定部３と、該シフトモード設
定部３から出力されるシフトモードに応じてメモリ１か
らのデータを選択しデータシフトを行うデータシフト部
４を設け、該データシフト部４のデータを前記乗算部２
に転送するように構成する。
め本発明では、乗算すべきデータを記憶するメモリ１と
該メモリ１から転送されたデータの累積後に前記データ
の乗算を行う乗算部２を備えた回路において、予め乗算
すべきデータのシフト量を設定するためのシフトモード
を生成するシフトモード設定部３と、該シフトモード設
定部３から出力されるシフトモードに応じてメモリ１か
らのデータを選択しデータシフトを行うデータシフト部
４を設け、該データシフト部４のデータを前記乗算部２
に転送するように構成する。
【００１３】
【作用】本発明は図１に示すごとく、シフトモード設定
部３において予め乗算すべきデータのシフト量を決める
シフトモードを設定し、更に該シフトモード設定部３が
設定するシフトモードに応じてメモリ１からのデータを
選択し所定のデータシフトを得るようにしている。
部３において予め乗算すべきデータのシフト量を決める
シフトモードを設定し、更に該シフトモード設定部３が
設定するシフトモードに応じてメモリ１からのデータを
選択し所定のデータシフトを得るようにしている。
【００１４】従って、メモリ１から転送されるデータの
転送とシフトを同時に行うように構成することができ、
乗算処理時間を短縮することができる。
転送とシフトを同時に行うように構成することができ、
乗算処理時間を短縮することができる。
【００１５】
【実施例】以下、図２を用いてデータ幅が５ビットの場
合を例にとり説明する。図２において、１は最大有効ビ
ット（以下、ＭＳＢと称す）〜最小有効ビット（以下、
ＬＳＢと称す）の５ビットのデータを記憶するメモリ、
1aは５ビットデータの通路のデータバス、２はＭＳＢ〜
ＬＳＢの５ビットデータの乗算を行う乗算部、３は予め
乗算すべきデータのシフト量を決めるためのシフトモー
ドを設定しておくシフトモード設定部である。又、4a〜
4eは５ビットのデータと‘０’と‘１’の７ビットデー
タの中の１つを選ぶセレクタである。
合を例にとり説明する。図２において、１は最大有効ビ
ット（以下、ＭＳＢと称す）〜最小有効ビット（以下、
ＬＳＢと称す）の５ビットのデータを記憶するメモリ、
1aは５ビットデータの通路のデータバス、２はＭＳＢ〜
ＬＳＢの５ビットデータの乗算を行う乗算部、３は予め
乗算すべきデータのシフト量を決めるためのシフトモー
ドを設定しておくシフトモード設定部である。又、4a〜
4eは５ビットのデータと‘０’と‘１’の７ビットデー
タの中の１つを選ぶセレクタである。
【００１６】メモリ１に記憶されているＭＳＢ〜ＬＳＢ
の各データはデータバス1aを通り、セレクタ4a〜4eに送
られる。通常はメモリ１のＭＳＢは乗算部２のＭＳＢの
桁に転送され、・・・メモリ１のＬＳＢは乗算部２のＬ
ＳＢの桁に転送される。
の各データはデータバス1aを通り、セレクタ4a〜4eに送
られる。通常はメモリ１のＭＳＢは乗算部２のＭＳＢの
桁に転送され、・・・メモリ１のＬＳＢは乗算部２のＬ
ＳＢの桁に転送される。
【００１７】又、固定小数点の移動の為に、シフトモー
ド設定部３からのセレクト信号がセレクタ4a〜4eに加え
られると、セレクタ4a〜4eは入力するデータの中からセ
レクタ信号に対応する桁のデータを選んで乗算部２に出
力する。即ち、セレクト信号に対応して桁移動されたの
ち乗算部２にシフトされて乗算される。
ド設定部３からのセレクト信号がセレクタ4a〜4eに加え
られると、セレクタ4a〜4eは入力するデータの中からセ
レクタ信号に対応する桁のデータを選んで乗算部２に出
力する。即ち、セレクト信号に対応して桁移動されたの
ち乗算部２にシフトされて乗算される。
【００１８】尚、乗算部２の５ビットの中のデータシフ
トが行われなかったビットについては、セレクタ4a〜4e
は演算規則に対応した‘０’または‘１’を選択して乗
算部２に送出し、所定の乗算に対応する。
トが行われなかったビットについては、セレクタ4a〜4e
は演算規則に対応した‘０’または‘１’を選択して乗
算部２に送出し、所定の乗算に対応する。
【００１９】
【発明の効果】以上の説明から明らかなように本発明に
よれば、シフトモード設定部からのセレクト信号により
データシフトの桁が決定されるため、メモリから乗算部
への転送とデータシフトが一度に行われるようになり、
プロセッサにおける演算処理時間を短くできる効果を奏
する。
よれば、シフトモード設定部からのセレクト信号により
データシフトの桁が決定されるため、メモリから乗算部
への転送とデータシフトが一度に行われるようになり、
プロセッサにおける演算処理時間を短くできる効果を奏
する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例回路を示す図である。
【図３】 固定小数点で表現されるデータの乗算例を示
す図である。
す図である。
【図４】 従来回路の一例を示す図である。
１はメモリ ２は乗算部 ３はシフトモード設定部 ４はデータシフト部
Claims (1)
- 【請求項１】 乗算すべきデータを記憶するメモリ(1)
と該メモリ(1) から転送されたデータの累積後に前記デ
ータの乗算を行う乗算部(2) を備えた回路において、 予め乗算すべきデータのシフト量を設定するためのシフ
トモードを生成するシフトモード設定部(3) と、 該シフトモード設定部(3) から出力されるシフトモード
に応じてメモリ(1) からのデータを選択しデータシフト
を行うデータシフト部(4)を設け、 該データシフト部(4) のデータを前記乗算部(2) に転送
するようにしたことを特徴とするデータシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229251A JPH0566921A (ja) | 1991-09-10 | 1991-09-10 | データシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229251A JPH0566921A (ja) | 1991-09-10 | 1991-09-10 | データシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0566921A true JPH0566921A (ja) | 1993-03-19 |
Family
ID=16889187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229251A Withdrawn JPH0566921A (ja) | 1991-09-10 | 1991-09-10 | データシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0566921A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650756A (en) * | 1993-10-04 | 1997-07-22 | Tdk Corporation | High frequency signal dividing and/or combining device |
| US6208447B1 (en) | 1997-02-25 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Optical receiver |
| US8819376B2 (en) | 2012-04-23 | 2014-08-26 | Hewlett-Packard Development Company, L. P. | Merging arrays using shiftable memory |
| US8854860B2 (en) | 2011-10-28 | 2014-10-07 | Hewlett-Packard Development Company, L.P. | Metal-insulator transition latch |
| US9291272B2 (en) | 2007-11-20 | 2016-03-22 | Federal-Mogul Corporation | Non-contact labyrinth seal assembly and method of construction thereof |
| US9384824B2 (en) | 2012-07-10 | 2016-07-05 | Hewlett Packard Enterprise Development Lp | List sort static random access memory |
| US9606746B2 (en) | 2011-10-27 | 2017-03-28 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting in-memory data structures |
| US9846565B2 (en) | 2011-10-27 | 2017-12-19 | Hewlett Packard Enterprise Development Lp | Shiftable memory employing ring registers |
-
1991
- 1991-09-10 JP JP3229251A patent/JPH0566921A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650756A (en) * | 1993-10-04 | 1997-07-22 | Tdk Corporation | High frequency signal dividing and/or combining device |
| US6208447B1 (en) | 1997-02-25 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Optical receiver |
| US9291272B2 (en) | 2007-11-20 | 2016-03-22 | Federal-Mogul Corporation | Non-contact labyrinth seal assembly and method of construction thereof |
| US9606746B2 (en) | 2011-10-27 | 2017-03-28 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting in-memory data structures |
| US9846565B2 (en) | 2011-10-27 | 2017-12-19 | Hewlett Packard Enterprise Development Lp | Shiftable memory employing ring registers |
| US8854860B2 (en) | 2011-10-28 | 2014-10-07 | Hewlett-Packard Development Company, L.P. | Metal-insulator transition latch |
| US8819376B2 (en) | 2012-04-23 | 2014-08-26 | Hewlett-Packard Development Company, L. P. | Merging arrays using shiftable memory |
| US9384824B2 (en) | 2012-07-10 | 2016-07-05 | Hewlett Packard Enterprise Development Lp | List sort static random access memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |