JP2002063023A - 演算装置および演算方法 - Google Patents

Abstract

(57)【要約】 【課題】絶対値の小さいデータを精度劣化を抑制しなが
らビット幅の削減を行なって乗算する乗算装置を提供す
る。 【解決手段】乗算装置１に入力されたＡビットのデータ
の上位ｎ＋１ビットが連続ビット検出回路１３に入力さ
れ、同じ値のビットが連続しているか否かがチェックさ
れる。上位ｎ＋１ビットに同じ値のビットが連続してい
る場合には、入力レジスタ１１に記憶されているデータ
をＭＳＢ側にｎビットシフトさせ、シフトさせたことを
示す１ビットのフラグを生成する。シフトさせたデータ
の上位Ｑビットおよび別途入力される係数データを、乗
算器１９で乗算し、乗算結果レジスタ２３およびシフト
結果レジスタ２１を介して、その乗算結果およびデータ
のシフト状態を示すフラグデータを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶対値の小さいデ
ータの精度劣化を重点的に抑制し、これにより演算結果
のデータ全体の精度劣化を効果的に抑制することができ
る演算装置および演算方法に関する。

【０００２】

【従来の技術】任意のデジタルデータ処理回路において
各種演算を行なったりデータを記憶したるするのにあた
り、与えられたデータの最上位から最下位までの全有効
ビットをそのまま用いて演算を行なったりデータの保持
を行なおうとすると、大規模あるいは無限大の回路規模
を要する。そのため、実際に回路を設計する場合、求め
られる計算の精度に応じて、下位データの切り捨てやい
わゆる丸めを行なったり、ビット長を制限したりするこ
とが多い。この時、ビット長を短くすると計算の精度が
劣化し、ビット長を長くすると回路規模が増大する。し
たがって、実際にレジスタやメモリなどの記憶回路や、
乗算回路や加算回路などの演算回路のビット長をどれく
らいにするかは、デジタルデータ処理回路の設計の際の
重要なパラメータである。特に、順次入力されるデータ
列に対して所望の処理を行なういわゆるデジタルフィル
タと言われるような回路においては、単一の構成要素に
対し、さまざまな値のデジタルデータが順に入力され
る。したがって、データの切り捨てや丸めの際に、入力
される可能性のあるレンジの全てのデータに対して計算
精度の劣化を抑制することが、回路規模を削減する上で
非常に重要である。

【０００３】

【発明が解決しようとする課題】しかしながら、そのよ
うなデータの切り捨てや丸めあるいは演算回路のビット
長制限を、データの値に関係なく単純に行なうと、絶対
値の大きい値のデータよりも０に近い絶対値の小さい値
ほど精度上大きな影響を受け、その結果、全体的なデジ
タルデータの精度の劣化を招くという問題がある。たと
えば６ビットの２進数である０１１１１１ｂ（ｂは２進
数表示であることを示す）と０００１１１ｂに対し、下
位２ビットを切り捨てたとすると、値はそれぞれ０１１
１００ｂおよび０００１００ｂずつ変化するが、切り捨
てたことによるデータの大きさの変化分は、それぞれ３
／３１および３／７となり、０に近い０００１１１ｂの
方が顕著に影響を受けることになる。これは、換言すれ
ば、０に近い小さい値のデジタルデータの精度劣化を抑
制すれば、デジタルデータ全体の精度劣化を効果的に抑
制できると言える。

【０００４】したがって本発明の目的は、絶対値の小さ
いデータを精度劣化を抑制しながらビット長制限を行な
って所望の演算を行なう演算装置および演算方法を提供
することにある。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明に係る演算装置は、入力される第１のデータ
および第２のデータのいずれか一方のデータを第１のシ
フト対象のデータとし、当該第１のシフト対象のデータ
に対して、ＭＳＢと同一の値のビットのＭＳＢからの連
続を検出する第１の連続ビット検出手段と、前記第１の
連続ビット検出手段において検出した同一の値のビット
の連続の量に基づいて決定される所定のシフト量、前記
第１の処理対象のデータをＭＳＢ側にシフトし、当該シ
フトされたデータのＭＳＢ側から、前記第１のシフト対
象のデータの元のビット幅より小さい所定のビット幅を
選択し出力する第１のシフト手段と、前記第１のシフト
手段におけるシフト量が０でない場合に、前記出力され
るデータがシフトされたデータであることを示すフラグ
データを出力する第１のフラグ出力手段と、前記第１の
シフト手段より出力されるデータおよび前記第１のシフ
ト対象のデータではない前記第１のデータおよび第２の
データのいずれか他方のデータに基づいて、所定の演算
を行なう演算手段とを有する。

【０００６】このような構成のデータ変換装置において
は、演算対象の第１のデータあるいは第２のデータのい
ずれか一方のデータに対して、まず第１の連続ビット検
出手段において、ＭＳＢと同一の値のビットのＭＳＢか
らの連続を検出する。次に、検出した連続ビット量に基
づいて、前記データをＭＳＢ側にシフトするシフト量を
決定し、第１のシフト手段において実際にデータをシフ
トする。そして、シフトされたデータのＭＳＢ側から、
元のデータのビット幅Ａより小さい所定のビット幅を選
択することによりデータのビット幅の削減を行う。そし
て、このビット幅の削減したデータと、そのデータでは
ない前記第１のデータあるいは第２のデータのいずれか
他方の所望の演算を演算手段において行なう。また、演
算結果のデータがシフトされたデータであるか否かを示
すフラグデータを生成して、第１のフラグ出力手段より
出力する。

【０００７】特定的には、前記演算手段は、前記出力さ
れるデータと、前記第１のシフト対象のデータではない
前記第１のデータおよび第２のデータのいずれか他方の
データとの乗算を行なう。

【０００８】好適には、前記第１のシフト対象のデータ
ではない前記第１のデータおよび第２のデータのいずれ
か他方のデータを第２のシフト対象のデータとし、当該
第２のシフト対象のデータに対して、ＭＳＢと同一の値
のビットのＭＳＢからの連続を検出する第２の連続ビッ
ト検出手段と、前記第２の連続ビット検出手段において
検出した同一の値のビットの連続の量に基づいて決定さ
れる所定のシフト量、前記第２の処理対象のデータをＭ
ＳＢ側にシフトし、当該シフトされたデータのＭＳＢ側
から、前記第２のシフト対象のデータの元のビット幅よ
り小さい所定のビット幅を選択し出力する第２のシフト
手段と、前記第２のシフト手段におけるシフト量が０で
ない場合に、前記出力されるデータがシフトされたデー
タであることを示すフラグデータを出力する第１のフラ
グ出力手段とをさらに有し、前記演算手段は、前記第１
のシフト手段より出力されるデータと、前記第２のシフ
ト手段より出力されるデータとの乗算を行ない、前記第
１のフラグ出力手段より出力されるフラグデータおよび
前記第２のフラグ出力手段より出力されるフラグデータ
に基づいて、前記乗算結果のデータのシフト状態を示す
フラグデータを生成するシフト量合成手段をさらに有す
る。

【０００９】また好適には、前記演算結果のデータに対
して、ＭＳＢと同一の値のビットのＭＳＢからの連続を
検出する第３の連続ビット検出手段と、前記第３の連続
ビット検出手段において検出した同一の値のビットの連
続の量に基づいて決定される所定のシフト量、前記演算
結果のデータをＭＳＢ側にシフトし、当該シフトされた
データのＭＳＢ側から、前記演算結果のデータの元のビ
ット幅より小さい所定のビット幅を選択し出力する第３
のシフト手段と、前記第３のシフト手段におけるシフト
量が０でない場合に、前記出力されるデータがシフトさ
れたデータであることを示すフラグデータを出力する第
３のフラグ出力手段とをさらに有し、前記シフト量合成
手段は、前記第１のフラグ出力手段より出力されるフラ
グデータ、前記第２のフラグ出力手段より出力されるフ
ラグデータおよび前記第３のフラグ出力手段より出力さ
れるフラグデータに基づいて、前記第３のシフト手段よ
り出力されるデータのシフト状態を示すフラグデータを
生成する。

【００１０】特定的には、前記第１のシフト手段は、前
記第１の連続ビット検出手段において検出した同一の値
のビットの連続量ｎが、所定のシフト量ｍに対して（ｍ
＋１）以上であった場合に、前記第１のシフト対象のデ
ータをＭＳＢ側にｍビットシフトする。また特定的に
は、前記第１のシフト手段は、前記第１の連続ビット検
出手段において検出した同一の値のビットの連続量ｎに
基づいて、シフト量ｍを決定する第１のシフト量決定手
段と、前記決定されたシフト量ｍ、前記第１のシフト対
象のデータをＭＳＢ側にシフトする第１のシフト手段と
を有し、前記第１のフラグ出力手段は、前記シフト量ｍ
を示すデータを出力する。また特定的には、前記第１の
シフト手段は、前記第１の連続ビット検出手段において
検出した同一の値のビットの連続量ｎに基づいて、前記
第１のシフト対象のデータをＭＳＢ側に（ｎ−１）ビッ
トシフトし、前記第１のフラグ出力手段は、前記シフト
量（ｎ−１）を出力する。

【００１１】また好適には、前記演算結果のデータのＭ
ＳＢ側に必要に応じて値０のビットを挿入し、当該演算
結果のデータのビット幅よりも大きいビット幅のデータ
に変換するビット拡張手段と、前記変換されたデータ
を、前記演算結果のデータに対応した前記フラグデータ
に基づいて、所定のシフト量ＬＳＢ側にシフトするシフ
ト手段とを有する。

【００１２】また、本発明に係る演算方法は、入力され
る第１のデータおよび第２のデータのいずれか一方のデ
ータを第１のシフト対象のデータとし、当該第１のシフ
ト対象のデータに対して、ＭＳＢと同一の値のビットの
ＭＳＢからの連続を検出し、前記第１の連続ビット検出
手段において検出した同一の値のビットの連続の量に基
づいて決定される所定のシフト量、前記第１の処理対象
のデータをＭＳＢ側にシフトし、当該シフトされたデー
タのＭＳＢ側から、前記第１のシフト対象のデータの元
のビット幅より小さい所定のビット幅を選択し、前記シ
フト量が０でない場合に、前記出力されるデータがシフ
トされたデータであることを示すフラグデータを生成
し、前記選択されたデータおよび前記第１のシフト対象
のデータではない前記第１のデータおよび第２のデータ
のいずれか他方のデータに基づいて、所定の演算を行な
う。

【００１３】

【発明の実施の形態】本発明の実施の形態について説明
する。本実施の形態においては、順次入力される２系列
のデータの乗算を行なう乗算装置を例示して本発明を説
明する。

【００１４】まず、本実施の形態の乗算装置における、
基本的な処理の考え方について説明する。デジタルデー
タの２進数での表現形式にはいくつかの種類があり、た
とえば、正負双方の値を持つものとそうでないものがあ
る。これらの形式は、詳細部分で違いはあるが、大半の
形式では、絶対値の小さい値ほど、ＭＳＢ側の各ビット
に０または１の値のビットが連続するという特徴があ
る。

【００１５】このようなデジタルデータは、連続した上
位の０または１をｎビット抜き取り、それより下位のデ
ータを上位へシフトするとともに、上位シフトによって
データがなくなった下位ビットには０を詰めるという一
連の操作によって、デジタルデータとしての値は２ⁿ 倍
になる。また逆に、最上位ビットの０、１と一致するｎ
ビットの連続した０または、連続した１を上位から割り
込ませ、元の各ビットは下位へシフトする、あるいは、
ｎビットの連続した０を上位から割り込ませ、元の各ビ
ットは下位へシフトするという一連の操作によって、２
進数のデータ形式により詳細部分で差異はあるが、基本
的にデジタルデータとしての値は、２^-n（＝１／２ⁿ ）
倍になる。

【００１６】また、乗算装置は、２系統の入力データ双
方を掛け合わせた結果を出力するものであるが、２系統
のデータのうちの１系統のデータに特定の倍率を乗じる
と、乗算結果にも同じ倍率が乗じられた値が出力され
る。また、２系統の入力データの両方に各々特定の倍率
を乗じると、乗算結果はその各倍率を加えた倍率が乗じ
られた値が出力される。また、そのような出力結果に、
乗じられている倍率の逆数をかければ、得られるべき本
来の乗算結果を得ることができる。そこで、本実施の形
態の乗算装置においては、さまざまな大きさのデジタル
データが入力される乗算装置に対する入力データの切り
捨てや丸めを行なうにあたり、このような操作を行なう
回路と、その操作の有無を保持する回路を付加すること
で、顕著に影響を受ける値の小さいデジタルデータへの
影響を重点的に削減し、デジタルデータ全体の精度の劣
化を抑制する。

【００１７】具体的には、乗算処理対象のデータあるい
は乗算結果のデータの、最上位以下のｎビットまたは
（ｎ＋１）ビットに０または１が連続していることを検
出することで、ある基準より絶対値の小さい、すなわち
０に近い小さい値のデータを検出する。そして、そのよ
うなデータに対して、所定ビットＭＳＢ側にシフトさせ
ることで２ⁿ 倍する操作を施し、その上で、上位側の所
定のビット幅のデータを選択して切り捨て処理を行い、
乗算処理に供したりあるいは乗算結果として記憶や出力
を行なう。そして、データ復元時には、データ毎にシフ
ト操作の有無を検出し、それに応じてデータをＬＳＢ側
にシフトさせることで、データを１／２ⁿ 倍して値をも
とにもどす。

【００１８】以下、具体的な構成例について、第１〜第
６の実施の形態として説明する。第１の実施の形態 図１は、本発明の第１の実施の形態の乗算装置１の構成
を示すブロック図である。乗算装置１は、入力されるＡ
ビットの入力データをＱビット（Ｑ＜Ａ）にビット削減
し、Ｂビットの係数データを乗算し、Ｐビット（Ｐ＜Ａ
＋Ｂ−１）の乗算結果を得る乗算装置である。なお、本
実施の形態においては、入力データのビット幅Ａは３２
ビット、ビット削減された乗算時の被乗算データのビッ
ト幅は２４ビット、係数データのビット幅Ｂは２４ビッ
ト、乗算結果データのビット幅Ｐは３２ビットとする。
また、扱うデジタルデータの形式は、２'sコンプリメン
トとする。

【００１９】まず、乗算装置１の構成について説明す
る。乗算装置１は、データレジスタ１１、連続ビット検
出回路１３、シフト回路１５、係数レジスタ１７、乗算
器１９、シフト結果レジスタ２１および乗算結果レジス
タ２３を有する。

【００２０】データレジスタ１１は、乗算装置１に順次
入力される３２ビット（Ａビット）の被乗算データを順
に記憶し、シフト回路１５に出力する。

【００２１】連続ビット検出回路１３は、乗算装置１に
順次入力されるデータの、上位の９ビット（ｎ＋１ビッ
ト）をチェックし、それら９ビットに同じ値が連続して
いるか否か、すなわち、全てが０または全てが１か否か
をチェックする。そして、チェック結果を示す１ビット
のデータを生成し、１サイクル保持した後、シフト回路
１５およびシフト結果レジスタ２１に出力する。

【００２２】シフト回路１５は、連続ビット検出回路１
３から入力される連続性のチェック結果が、入力データ
の上位９ビットが連続した値であること示していた場合
に、データレジスタ１１より入力される３２ビットのデ
ータを、８ビット（ｎビット）ＭＳＢ側にシフトする。
連続ビット検出回路１３から入力されるチェック結果
が、入力データの上位９ビットが連続した値でないこと
を示していた場合には、何らシフトを行なわない。そし
て、この必要に応じてシフトされたデータの上位２４ビ
ット（Ｑビット）を選択して、乗算器１９に被乗算デー
タとして出力する。

【００２３】係数レジスタ１７は、乗算装置１に順次入
力される２４ビット（Ｂビット）の係数データを順に記
憶し、乗算器１９に出力する。

【００２４】乗算器１９は、シフト回路１５より入力さ
れる２４ビットの被乗算データと、係数レジスタ１７よ
り入力される２４ビットの係数データを乗じ、その乗算
結果の上位３２ビットを選択して乗算結果レジスタ２３
に出力する。

【００２５】シフト結果レジスタ２１は、連続ビット検
出回路１３より入力される、被乗算データがシフトされ
たか否かを示すフラグデータを記憶し、乗算結果と同期
して乗算装置１より出力する。

【００２６】乗算結果レジスタ２３は、乗算器１９より
出力された乗算結果のデータを一時的に記憶し、乗算装
置１より出力する。

【００２７】次に、このような構成の乗算装置１の動作
について説明する。乗算装置１に入力された３２ビット
の被乗算データは、データレジスタ１１に記憶されると
ともに、その上位９ビットが連続ビット検出回路１３に
入力され、同じ値のビットが連続しているか否かがチェ
ックされる。チェック結果は、データのシフトを行なう
か否かを示す１ビットのデータとして保持された後、シ
フト回路１５に出力されてシフト回路１５におけるデー
タのシフトの制御に供される。すなわち、入力データの
上位９ビットに同じ値のビットが連続している場合に
は、絶対値が小さいデータと言えるので、データレジス
タ１１に記憶されているデータをＭＳＢ側に８ビットシ
フトさせ、入力データの上位９ビットが同じ値のビット
でない場合には、シフトを行なわない。

【００２８】このように選択的にシフトされた結果のデ
ータの上位２４ビットと、乗算装置１に入力され係数レ
ジスタ１７に一時的に記憶された２４ビットの係数デー
タとが、乗算器１９において乗じられて、その上位３２
ビットのデータが選択されて乗算結果のデータが得られ
る。この乗算結果のデータは、乗算結果レジスタ２３に
一旦記憶された後、連続ビット検出回路１３から出力さ
れシフト結果レジスタ２１に記憶されたその乗算結果の
データが８ビットシフトされたデータであるか否かを示
すフラグデータ（シフト結果データ）とともに乗算装置
１より出力される。

【００２９】このように、本実施の形態の乗算装置１に
よれば、乗算器１９に入力する被乗算データのビット長
を制限する際に、本来、切り捨てや丸めによる影響を顕
著に受ける絶対値が０に近い小さい値のデータに対し、
その精度劣化をなくすことができ、デジタルデータ全体
の精度劣化を効率的に抑制できる。

【００３０】第２の実施の形態 前述した第１の実施の形態の乗算装置１より出力された
データは、後段の回路において任意の演算処理などに用
いられる。通常な、その演算処理の際に適宜データのシ
フト状態を示すフラグが参照されて、各データの桁など
の調整がなされる場合が多い。すなわち、このようなシ
フトを行なってデータの桁の変換を行なったとしても、
その復元、すなわち桁を揃える処理は、特段の回路を追
加しなくとも、後段の処理の中で効率よく行なわれる場
合が多い。しかしながら、乗算装置を完結した１つの単
なる演算装置と考えた場合には、乗算の際にシフトした
データは、元に戻して出力することが好ましい。そのよ
うな形態の乗算装置を、第２の実施の形態として説明す
る。

【００３１】図２は、第２の実施の形態の乗算装置２の
構成を示すブロック図である。乗算装置２は、データレ
ジスタ１１、連続ビット検出回路１３、シフト回路１
５、係数レジスタ１７、乗算器１９、シフト結果レジス
タ２１、乗算結果レジスタ２３およびシフト回路２５を
有する。データレジスタ１１〜乗算結果レジスタ２３の
各構成部は、前述した第１の実施の形態の対応する各部
と同一の機能なので、その説明は省略する。

【００３２】シフト回路２５は、シフト結果レジスタ２
１より入力される、乗算結果がシフトされているデータ
か否かを示すフラグデータに基づいて、乗算結果レジス
タ２３より入力される乗算結果のデータをシフトし、出
力データ全体の桁を合わせる。すなわち、出力データが
シフトされていないデータの場合には、乗算結果レジス
タ２３から入力されたデータをそのまま出力し、出力デ
ータがシフトされているデータの場合には、乗算結果レ
ジスタ２３から入力されたデータを８ビットＬＳＢ側に
シフトする。そして、必要に応じてシフトされた乗算結
果のデータを、順次乗算装置１より出力する。

【００３３】このような構成とすることで、乗算装置２
は、通常の乗算器で乗算を行なったのと同様の動作を行
なうことになる。そして、３２ビットの被乗算データを
２４ビットにビット削減して乗算しているが、この時、
絶対値の小さいデータについては３２ビットの状態のま
ま乗算を行なったのと同じ精度のデータを得ている。し
たがって、そのような絶対値の小さいデータの精度の劣
化を抑え、高精度な処理が行なえる。なお、この乗算装
置２は、乗算器の構成を基準とすると同じ回路規模で精
度の劣化を防ぐことのできる乗算装置２と考えることが
でき、また、データの精度を基準とすると、同じ精度で
回路構成の小規模な乗算装置２と考えることができる。

【００３４】第３の実施の形態 前述した第１の実施の形態の乗算装置１は、入力データ
のＭＳＢ側の９ビットが同一か否かを検査し、同一の場
合にはデータを８ビットシフトするようにしていた。す
なわち、この検査ビット数およびシフト量はただ一通り
に固定されていた。しかし、これは入力データに応じて
適応的に設定することができる。入力データのビットの
連続量に応じて、いくつかのシフト量を設定できる構成
の乗算装置について、第３の実施の形態として説明す
る。

【００３５】図３は、第３の実施の形態の乗算装置３の
構成を示すブロック図である。なお乗算装置３では、入
力される３２ビットの被乗算データを、２０ビットにビ
ット削減して乗算器に入力するものとする。

【００３６】まず、乗算装置３の構成について説明す
る。乗算装置３は、データレジスタ３１、連続ビット検
出回路３３、シフト量検出回路３５、シフト回路３７、
係数レジスタ３９、乗算器４１、シフトデータレジスタ
４３および乗算結果レジスタ４５を有する。

【００３７】データレジスタ３１は、乗算装置３に順次
入力される３２ビット（Ａビット）のデータを順に記憶
し、シフト回路３７に出力する。

【００３８】連続ビット検出回路３３は、乗算装置３に
順次入力されるデータについてＭＳＢより順に走査し
て、ＭＳＢと同じ値のビットが連続している領域を検出
し、検出した連続量ｎをシフト量検出回路３５に出力す
る。なお、同じ値のビットの連続の検出は、最大１３ビ
ットまで行なうものとする。

【００３９】シフト量検出回路３５は、連続ビット検出
回路３３より入力される同一の値のビットの連続量ｎに
基づいて、シフト量検出回路３５内に保持するたとえば
表１に示すようなテーブルに基づいてデータのシフト量
Ｓを検出し、シフト回路３７に出力する。また、そのテ
ーブルに基づいてそのシフト量を示すラベル値Ｌを検出
してシフトデータレジスタ４３に出力する。

【００４０】

【表１】（表１）

【００４１】シフト回路３７は、シフト量検出回路３５
から入力されるシフト量だけ、データレジスタ１１より
入力される３２ビットのデータをＭＳＢ側にシフトし、
上位２０ビット（Ｑビット）を選択して、乗算器１９に
出力する。

【００４２】係数レジスタ３９は、乗算装置３に順次入
力される２４ビット（Ｂビット）の係数データを順に記
憶し、乗算器４１に出力する。

【００４３】乗算器４１は、シフト回路３７より入力さ
れる２０ビットの被乗算データと、係数レジスタ１７よ
り入力される２４ビットの係数データを乗じ、その乗算
結果の上位３２ビットを選択して乗算結果レジスタ４５
に出力する。

【００４４】シフトデータレジスタ４３は、シフト量検
出回路３５より入力される、被乗算データのシフト量、
すなわち乗算結果のデータのシフト量を示すラベル値Ｌ
を記憶し、乗算結果と同期して乗算装置３より出力す
る。

【００４５】乗算結果レジスタ４５は、乗算器４１より
出力された乗算結果のデータを一時的に記憶し、乗算装
置３より出力する。

【００４６】次に、このような構成の乗算装置３の動作
について説明する。乗算装置３に入力された３２ビット
のデータは、データレジスタ３１に記憶されるととも
に、連続ビット検出回路３３に入力され、ＭＳＢからの
同じ値のビットの連続量ｎが検出される。この連続量ｎ
に基づいて、シフト量検出回路３５において表１に示し
たようなテーブルが参照され、シフト量Ｓおよびそのシ
フト量を示すラベル値Ｌが決定される。そして、シフト
回路３７において、シフト量検出回路３５において決定
されたシフト量Ｓにより、データレジスタ３１に記憶さ
れている入力データをＭＳＢ側にシフトし、上位の２０
ビットを選択して乗算器４１に出力する。

【００４７】このようにシフトされ選択された結果の２
０ビットの被乗算データと、乗算装置３に入力され係数
レジスタ３９に一時的に記憶された２４ビットの係数デ
ータとが、乗算器４１において乗じられて、その上位３
２ビットのデータが選択されて乗算結果のデータが得ら
れる。この乗算結果のデータは、乗算結果レジスタ４５
に一旦記憶された後、シフト量検出回路３５から出力さ
れシフトデータレジスタ４３に記憶され２ビットの乗算
結果のシフト量を示すＬとともに、乗算装置３より出力
される。なお、出力したデータの最終的な桁合わせ、調
整は、乗算装置３の後段に配置される所望のデータ処理
回路において、表１に相当するテーブルを参照すること
によりそのシフト量を検出し行なわれることになる。

【００４８】このように、本実施の形態の乗算装置３に
よれば、被乗算データの、ＭＳＢ側の同一ビット値の連
続量に応じて、換言すればデータの絶対値の小ささに応
じて、複数のシフト量より適切なシフト量を選択してデ
ータのシフトを行なうようにしている。したがって、乗
算処理の被乗数のビット長を制限する際の、絶対値が０
に近い小さいデータに対する精度劣化を、より適切に削
減することができ、デジタルデータ全体の精度劣化を効
率的に抑制できる。また、乗算結果のデータのシフト量
を示すデータは、ラベルを用いた２ビットの情報なの
で、このような処理を行なうことによる付加的なデータ
のビット量の増大を極力抑えることができる。

【００４９】第４の実施の形態 前述した第３の実施の形態の乗算装置３においては、入
力データのＭＳＢ側のビットの連続状態に基づいて、適
切なシフト量を選択してデータのシフトを行うようにし
ている。しかし、ビットの連続状態に基づいて決定され
る最適なシフト量でシフトを行なうようにするのが、精
度劣化を抑える点からは最も好ましい。そのような構成
の乗算装置について、第４の実施の形態として説明す
る。

【００５０】図４は、第４の実施の形態の乗算装置４の
構成を示すブロック図である。乗算装置４は、データレ
ジスタ３１、連続ビット検出回路３３、エンコーダ３
６、シフト回路３７、係数レジスタ３９、乗算器４１、
シフト量レジスタ４４および乗算結果レジスタ４５を有
する。データレジスタ３１、連続ビット検出回路３３、
シフト回路３７、係数レジスタ３９、乗算器４１および
乗算結果レジスタ４５の構成および動作は、前述した第
３の実施の形態の構成および動作と同じなので、その説
明は省略する。

【００５１】エンコーダ３６は、連続ビット検出回路３
３より出力される同一値ビットの連続量ｎに対して、ｎ
−１の値を算出し、その値をエンコードしてデータのシ
フト量を示す数値データＳを生成して、シフト回路３７
およびシフト量レジスタ４４に出力する。前述したよう
に、連続ビット検出回路３３からは、１〜１３の値が出
力されるので、エンコーダ３６でエンコードしたデータ
は４ビットのデータとなる。

【００５２】シフト量レジスタ４４は、エンコーダ３６
より入力される被乗算データのシフト量、すなわち乗算
結果のデータのシフト量を示す値Ｓを記憶し、乗算結果
と同期して乗算装置４より出力する。

【００５３】このような構成の乗算装置４においては、
連続ビット検出回路３３において入力データに対してＭ
ＳＢからの同じ値のビットの連続量ｎが検出され、エン
コーダ３６においてｎ−１の値がエンコードされてシフ
ト量Ｓを直接に示す数値データが生成される。そして、
シフト回路３７において、このシフト量Ｓにより、デー
タレジスタ３１に記憶されている入力データをＭＳＢ側
にシフトし、上位の２０ビットを選択して乗算器４１に
出力する。このようにシフトされ選択された結果の２０
ビットの被乗算データと、乗算装置３に入力され係数レ
ジスタ３９に一時的に記憶された２４ビットの係数デー
タとが、乗算器４１において乗じられて、その上位３２
ビットのデータが選択され、乗算結果レジスタ４５に一
旦記憶された後、シフト量検出回路３５から出力されシ
フトデータレジスタ４３に記憶され２ビットの乗算結果
のシフト量Ｓとともに、乗算装置４より出力される。

【００５４】このように、本実施の形態の乗算装置４に
よれば、ＭＳＢ側の同一ビット値の連続量に応じた最適
なシフト量によりデータのシフトを行なうようにしてい
る。したがって、乗算器４１に入力される被乗算データ
のビット長を制限する際の、絶対値が０に近い小さいデ
ータに対する精度劣化を、最適に抑えることができる。

【００５５】第５の実施の形態 前述した第１〜第４の実施の形態は、いずれも被乗算デ
ータのビット数を制限する際に、絶対値の小さいデータ
に対する精度劣化を抑えるものであった。しかし、同様
の処理は係数データに対しても行なうことができる。係
数データのビット数を制限して乗算を行なう乗算装置で
あって、絶対値の小さいデータに対する精度劣化を抑え
る構成とした乗算装置について、第５の実施の形態とし
て説明を行なう。

【００５６】図５は、本発明の第５の実施の形態の乗算
装置５の構成を示すブロック図である。乗算装置５は、
データレジスタ５１、係数レジスタ５３、連続ビット検
出回路５５、シフト回路５７、乗算器５９、シフト結果
レジスタ６１および乗算結果レジスタ６３を有する。な
お、乗算装置５において、入力データのビット幅Ａは２
４ビット、係数データのビット幅Ｂは２４ビット、ビッ
ト削減された乗算時の係数データのビット幅Ｒは１６ビ
ット、乗算結果データのビット幅Ｐは２４ビットとす
る。

【００５７】データレジスタ５１は、乗算装置５に順次
入力される２４ビット（Ａビット）の被乗算データを順
に記憶し、乗算器５９に出力する。

【００５８】係数レジスタ５３は、乗算装置５に順次入
力される２４ビット（Ｂビット）の係数データを順に記
憶し、シフト回路５７に出力する。

【００５９】連続ビット検出回路５５は、乗算装置５に
順次入力されるデータの、上位の９ビット（ｎ＋１ビッ
ト）をチェックし、それら９ビットのに同じ値が連続し
ているか否か、すなわち、全てが０または全てが１か否
かをチェックする。そして、チェック結果を示す１ビッ
トのデータを生成し、１サイクル保持した後、シフト回
路５７およびシフト結果レジスタ６１に出力する。

【００６０】シフト回路５７は、連続ビット検出回路５
５から入力される連続性のチェック結果が、係数データ
の上位９ビットが連続した値であること示していた場合
に、係数レジスタ５３より入力される２４ビットのデー
タを、８ビット（ｎビット）ＭＳＢ側にシフトする。連
続ビット検出回路４４から入力されるチェック結果が、
係数データの上位９ビットが連続した値でないことを示
していた場合には、何らシフトを行なわない。そして、
この必要に応じてシフトされたデータの上位１６ビット
（Ｒビット）を選択して、乗算器５９に出力する。

【００６１】乗算器５９は、データレジスタ５１より入
力される２４ビットの被乗算データと、シフト回路５７
より入力される１６ビットの係数データを乗じ、その乗
算結果の上位２４ビットを選択して乗算結果レジスタ６
３に出力する。

【００６２】シフト結果レジスタ６１は、連続ビット検
出回路５５より入力される、係数データがシフトされた
か否かを示すフラグデータを記憶し、乗算結果と同期し
て乗算装置５より出力する。

【００６３】乗算結果レジスタ６３は、乗算器５９より
出力された乗算結果のデータを一時的に記憶し、乗算装
置５より出力する。

【００６４】このような構成の乗算装置５においては、
乗算装置５に入力された２４ビットの係数データは、係
数レジスタ５３に記憶されるとともに、その上位９ビッ
トが連続ビット検出回路５５に入力され、同じ値のビッ
トが連続しているか否かがチェックされる。チェック結
果は、データのシフトを行なうか否かを示す１ビットの
データとして保持された後、シフト回路５７に出力され
てシフト回路５７におけるデータのシフトの制御に供さ
れる。すなわち、係数データの上位９ビットに同じ値の
ビットが連続している場合には、絶対値が小さいデータ
と言えるので、係数レジスタ５３に記憶されているデー
タをＭＳＢ側に８ビットシフトさせ、入力データの上位
９ビットが同じ値のビットでない場合には、シフトを行
なわない。

【００６５】このように選択的にシフトされた結果の係
数データの上位１６ビットと、乗算装置１に入力されデ
ータレジスタ５１に一時的に記憶された２４ビットの被
乗算データとが、乗算器５９において乗じられて、その
上位２４ビットのデータが選択されて乗算結果のデータ
が得られる。この乗算結果のデータは、乗算結果レジス
タ６３に一旦記憶された後、連続ビット検出回路５５か
ら出力されシフト結果レジスタ６１に記憶されたその乗
算結果のデータが８ビットシフトされたデータであるか
否かを示すフラグデータ（シフト結果データ）とともに
乗算装置５より出力される。

【００６６】このように、本実施の形態の乗算装置５に
よれば、入力データと同様に係数データについても、乗
算器５９に入力するビット長を制限する際に、本来、切
り捨てや丸めによる影響を顕著に受ける絶対値が０に近
い小さい値のデータに対し、その精度劣化をなくすこと
ができ、デジタルデータ全体の精度劣化を効率的に抑制
できる。

【００６７】第６の実施の形態 さらに、本発明に係わるこのような絶対値の小さいデー
タに対する精度劣化を抑えてビット数を制限する構成
は、乗算結果のビット削減を行なう際にも適用すること
ができる。前述した第４の実施の形態の乗算装置４に対
して、さらにそのような乗算結果のビット削減を行なう
ようにした乗算装置について、第６の実施の形態として
説明を行なう。

【００６８】図６は、本発明の第６の実施の形態の乗算
装置５の構成を示すブロック図である。乗算装置６は、
データレジスタ３１、連続ビット検出回路３３、エンコ
ーダ３６、シフト回路３７、係数レジスタ３９、乗算器
４１、連続ビット検出回路７３、エンコーダ７６、シフ
ト回路７７、加算回路７９、シフト量レジスタ８１およ
び乗算結果レジスタ８３を有する。なお、乗算装置６か
ら、２４ビットのデータを出力するものとする。データ
レジスタ３１〜乗算器４１の構成および動作は、前述し
た第４の実施の形態の対応する構成部の構成および動作
と同じなので、その説明は省略する。

【００６９】連続ビット検出回路７３は、乗算器４１よ
り出力される３２ビットの乗算結果のデータについてＭ
ＳＢより順に走査して、ＭＳＢと同じ値のビットが連続
している領域を検出し、検出した連続量ｎ’をエンコー
ダ７６に出力する。なお、同じ値のビットの連続の検出
は最大９ビットまで行なうものとする。

【００７０】エンコーダ７６は、連続ビット検出回路７
３より出力される同一値ビットの連続量ｎ’に対して
ｎ’−１の値を算出し、その値をエンコードしてデータ
のシフト量を示す数値データＳ’生成して、シフト回路
７７および加算回路７９に出力する。前述したように、
連続ビット検出回路７３からは、１〜９の値が出力され
るので、エンコーダ７６でエンコードしたシフト量を示
す数値データＳ’は４ビットのデータとなる。

【００７１】シフト回路７７は、エンコーダ７６から入
力されるシフト量Ｓ’だけ、乗算器４１より出力される
３２ビットの乗算結果データをＭＳＢ側にシフトし、上
位２４ビット（Ｐビット）を選択して、乗算結果レジス
タ８３に出力する。

【００７２】加算回路７９は、エンコーダ３６より入力
される乗算前の被乗算データのシフト量Ｓと、エンコー
ダ７６より入力される乗算結果データのシフト量Ｓ’と
を加算し、乗算装置６内でのトータルのシフト量Ｓ”を
検出し、シフト量レジスタ８１に出力する。

【００７３】シフト量レジスタ８１は、加算回路７９よ
り入力される乗算結果のトータルのシフト量Ｓ”を記憶
し、乗算結果と同期して乗算装置６より出力する。

【００７４】乗算結果レジスタ８３は、シフト回路７７
より出力された必要に応じてシフトされた乗算結果のデ
ータを一時的に記憶し、乗算装置６より出力する。

【００７５】このような構成の乗算装置６においては、
連続ビット検出回路３３において入力データに対してＭ
ＳＢからの同じ値のビットの連続量ｎが検出され、エン
コーダ３３においてｎ−１の値がエンコードされてシフ
ト量Ｓを直接に示す数値データが生成され，シフト回路
３７において、データレジスタ３１に記憶されている入
力データをＭＳＢ側にシフト量Ｓだけシフトし、上位の
２０ビットを選択して乗算器４１に出力する。その２０
ビットの被乗算データと、乗算装置３に入力され係数レ
ジスタ３９に一時的に記憶された２４ビットの係数デー
タとが、乗算器４１において乗じられて、その上位３２
ビットのデータが選択され、乗算器４１より出力され
る。

【００７６】乗算装置６においては、乗算器４１より出
力されたその乗算結果のデータに対して、連続ビット検
出回路７３においてＭＳＢからの同じ値のビットの連続
量ｎ’が検出され、エンコーダ７３においてｎ’−１の
値がエンコードされてシフト量Ｓ’を直接に示す数値デ
ータが生成され，シフト回路７３７において乗算結果デ
ータをＭＳＢ側にシフト量Ｓ’だけシフトし、上位の２
４ビットを選択して乗算結果レジスタ８３に一旦記憶さ
れる。そして、エンコーダ３６より出力された乗算前の
被乗算データのシフト量Ｓと、エンコーダ７６より出力
された乗算結果データのシフト量Ｓ’とが加算回路７９
で加算され、シフト量レジスタ８１に一旦記憶される。
そして、この乗算結果レジスタ８３に記憶された乗算結
果データおよびシフト量レジスタ８１に記憶されたトー
タルのシフト量Ｓ”が、演算結果として乗算装置６より
出力される。

【００７７】このように、本実施の形態の乗算装置６に
よれば、乗算前の被乗算データおよび乗算結果のデータ
の各々に対して、データのビット長を制限する際の、絶
対値が０に近い小さいデータに対する精度劣化を最適に
抑えることができる。したがって、より精度が高く回路
規模の小さい効率のよい乗算装置を提供することができ
る。

【００７８】変形例 なお、本発明は本実施の形態に限られるものではなく、
任意好適な種々の改変が可能である。たとえば、前述し
た各実施の形態の構成を適宜組み合わせることにより、
より一層精度劣化が少なく回路規模の小さい効率のよい
乗算装置を構成することができる。そのような乗算装置
も本発明の範囲内である。たとえば、前述した第５の実
施の形態の乗算装置５は、係数データに対する第１の実
施の形態に対応する構成であって、係数データのＭＳＢ
側の特定の複数ビットが同一か否かを検査し、同一の場
合にはデータをシフトするようにした構成、すなわち、
検査ビット数およびシフト量がただ一通りに固定された
構成の乗算装置であった。しかし、係数データに対する
処理も、第３および第４の実施の形態のように、複数の
シフト量を適宜使用したり、検出した同一の値のビット
の連続量に応じたシフト量にするような構成としてもよ
い。

【００７９】また、第６の実施の形態の乗算装置６にお
ける、乗算結果のデータに対する処理も、被乗算データ
に対する第１および第２の実施の形態に示した構成のよ
うに、特定のビットを検査して特定のシフト量を使用し
たり、複数のシフト量を使用するような構成としてもよ
い。また、第５の実施の形態のような係数データのビッ
ト削減を行なう乗算装置に対して、第６の実施の形態に
示したような乗算結果のビット削減を行なうための回路
を設けるような構成としてもよい。

【００８０】すなわち、これら被乗算データに対するビ
ット削減処理、係数データに対するビット削減処理およ
び乗算結果のデータに対するビット削減処理を、１つ、
２つあるいは全てを適宜組み合わせて、所望の乗算装置
を構成してよい。また、その各ビット削減処理部の構成
は、前述した特定のシフト量を使用する構成、複数のシ
フト量を使用する構成および最適なシフト量を使用する
構成の、任意の構成を適用してよい。

【００８１】また、各実施の形態で仮に設定した入力デ
ータのビット幅Ａ、係数データのビット幅、ビット削減
した結果の被乗算データのビット幅Ｑ、ビット削減した
結果の係数データのビット幅Ｒ、出力データのビット幅
ＳＹＵＴＳ検出する同じ値のビットの連続量ｎ、その最
大検出範囲などは、回路の仕様および求められる計算精
度に応じて決められるべきものであって、何ら限定され
るものではない。

【００８２】また、デジタルデータの形式として、２'s
コンプリメント形式の場合で説明したが、これに限定さ
れるものではなく、同様の上位シフトが可能なすべての
データ形式での採用が可能である。また、ビットを削減
する方法として、切り捨ての場合で説明しているが、切
り捨てではなく、いわゆる丸めを併用することもありう
る。また、前述した実施の形態はいずれも乗算回路であ
ったが、本発明は乗算装置に限られるものではなく、任
意の演算回路に適用可能である。

【００８３】

【発明の効果】このように本発明によれば、絶対値の小
さいデータを精度劣化を抑制しながらビット長制限を行
なって所望の演算を行なう演算装置および演算方法を提
供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態の乗算装置
の構成を示すブロック図である。

【図２】図２は、本発明の第２の実施の形態の乗算装置
の構成を示すブロック図である。

【図３】図３は、本発明の第３の実施の形態の乗算装置
の構成を示すブロック図である。

【図４】図４は、本発明の第４の実施の形態の乗算装置
の構成を示すブロック図である。

【図５】図５は、本発明の第５の実施の形態の乗算装置
の構成を示すブロック図である。

【図６】図６は、本発明の第６の実施の形態の乗算装置
の構成を示すブロック図である。

【符号の説明】

１，２，３，４…乗算装置、１１…データレジスタ、１
３…連続ビット検出回路、１５…シフト回路、１７…係
数レジスタ、１９…乗算器、２１…シフト結果レジス
タ、２３…乗算結果レジスタ、２５…シフト回路、３１
…データレジスタ、３３…連続ビット検出回路、３５…
シフト量検出回路、３６…エンコーダ、３７…シフト回
路、３９…係数レジスタ、４１…乗算器、４３…シフト
データレジスタ、４４…シフト量レジスタ、４５…乗算
結果レジスタ、５１…データレジスタ、５３…係数レジ
スタ、５５…連続ビット検出回路、５７…シフト回路、
５９…乗算器、６１…シフト結果レジスタ、６３…乗算
結果レジスタ、７３…連続ビット検出回路、７６…エン
コーダ、７７…シフト回路、７９…加算回路、８１…シ
フト量レジスタ、８３…乗算結果レジスタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】入力される第１のデータおよび第２のデー
   タのいずれか一方のデータを第１のシフト対象のデータ
   とし、当該第１のシフト対象のデータに対して、ＭＳＢ
   と同一の値のビットのＭＳＢからの連続を検出する第１
   の連続ビット検出手段と、 前記第１の連続ビット検出手段において検出した同一の
   値のビットの連続の量に基づいて決定される所定のシフ
   ト量、前記第１の処理対象のデータをＭＳＢ側にシフト
   し、当該シフトされたデータのＭＳＢ側から、前記第１
   のシフト対象のデータの元のビット幅より小さい所定の
   ビット幅を選択し出力する第１のシフト手段と、 前記第１のシフト手段におけるシフト量が０でない場合
   に、前記出力されるデータがシフトされたデータである
   ことを示すフラグデータを出力する第１のフラグ出力手
   段と、 前記第１のシフト手段より出力されるデータおよび前記
   第１のシフト対象のデータではない前記第１のデータお
   よび第２のデータのいずれか他方のデータに基づいて、
   所定の演算を行なう演算手段とを有する演算装置。
2. 【請求項２】前記演算手段は、前記出力されるデータ
   と、前記第１のシフト対象のデータではない前記第１の
   データおよび第２のデータのいずれか他方のデータとの
   乗算を行なう請求項１に記載の演算装置。
3. 【請求項３】前記第１のシフト対象のデータではない前
   記第１のデータおよび第２のデータのいずれか他方のデ
   ータを第２のシフト対象のデータとし、当該第２のシフ
   ト対象のデータに対して、ＭＳＢと同一の値のビットの
   ＭＳＢからの連続を検出する第２の連続ビット検出手段
   と、 前記第２の連続ビット検出手段において検出した同一の
   値のビットの連続の量に基づいて決定される所定のシフ
   ト量、前記第２の処理対象のデータをＭＳＢ側にシフト
   し、当該シフトされたデータのＭＳＢ側から、前記第２
   のシフト対象のデータの元のビット幅より小さい所定の
   ビット幅を選択し出力する第２のシフト手段と、 前記第２のシフト手段におけるシフト量が０でない場合
   に、前記出力されるデータがシフトされたデータである
   ことを示すフラグデータを出力する第１のフラグ出力手
   段とをさらに有し、 前記演算手段は、前記第１のシフト手段より出力される
   データと、前記第２のシフト手段より出力されるデータ
   との乗算を行ない前記第１のフラグ出力手段より出力さ
   れるフラグデータおよび前記第２のフラグ出力手段より
   出力されるフラグデータに基づいて、前記乗算結果のデ
   ータのシフト状態を示すフラグデータを生成するシフト
   量合成手段をさらに有する請求項２に記載の演算装置。
4. 【請求項４】前記演算結果のデータに対して、ＭＳＢと
   同一の値のビットのＭＳＢからの連続を検出する第３の
   連続ビット検出手段と、 前記第３の連続ビット検出手段において検出した同一の
   値のビットの連続の量に基づいて決定される所定のシフ
   ト量、前記演算結果のデータをＭＳＢ側にシフトし、当
   該シフトされたデータのＭＳＢ側から、前記演算結果の
   データの元のビット幅より小さい所定のビット幅を選択
   し出力する第３のシフト手段と、 前記第３のシフト手段におけるシフト量が０でない場合
   に、前記出力されるデータがシフトされたデータである
   ことを示すフラグデータを出力する第３のフラグ出力手
   段とをさらに有し、 前記シフト量合成手段は、前記第１のフラグ出力手段よ
   り出力されるフラグデータ、前記第２のフラグ出力手段
   より出力されるフラグデータおよび前記第３のフラグ出
   力手段より出力されるフラグデータに基づいて、前記第
   ３のシフト手段より出力されるデータのシフト状態を示
   すフラグデータを生成する請求項３に記載の演算装置。
5. 【請求項５】前記演算結果のデータに対して、ＭＳＢと
   同一の値のビットのＭＳＢからの連続を検出する第３の
   連続ビット検出手段と、 前記第３の連続ビット検出手段において検出した同一の
   値のビットの連続の量に基づいて決定される所定のシフ
   ト量、前記演算結果のデータをＭＳＢ側にシフトし、当
   該シフトされたデータのＭＳＢ側から、前記演算結果の
   データの元のビット幅より小さい所定のビット幅を選択
   し出力する第３のシフト手段と、 前記第３のシフト手段におけるシフト量が０でない場合
   に、前記出力されるデータがシフトされたデータである
   ことを示すフラグデータを出力する第３のフラグ出力手
   段と、 前記第１のフラグ出力手段より出力されるフラグデータ
   および前記第３のフラグ出力手段より出力されるフラグ
   データに基づいて、前記第３のシフト手段より出力され
   るデータのシフト状態を示すフラグデータを生成するシ
   フト量合成手段をさらに有する請求項２に記載の演算装
   置。
6. 【請求項６】前記第１のシフト手段は、前記第１の連続
   ビット検出手段において検出した同一の値のビットの連
   続量ｎが、所定のシフト量ｍに対して（ｍ＋１）以上で
   あった場合に、前記第１のシフト対象のデータをＭＳＢ
   側にｍビットシフトする請求項２に記載の演算装置。
7. 【請求項７】前記第１のシフト手段は、 前記第１の連続ビット検出手段において検出した同一の
   値のビットの連続量ｎに基づいて、シフト量ｍを決定す
   る第１のシフト量決定手段と、 前記決定されたシフト量ｍ、前記第１のシフト対象のデ
   ータをＭＳＢ側にシフトする第１のシフト手段とを有
   し、 前記第１のフラグ出力手段は、前記シフト量ｍを示すデ
   ータを出力する請求項２に記載の演算装置。
8. 【請求項８】前記第１のシフト手段は、前記第１の連続
   ビット検出手段において検出した同一の値のビットの連
   続量ｎに基づいて、前記第１のシフト対象のデータをＭ
   ＳＢ側に（ｎ−１）ビットシフトし、 前記第１のフラグ出力手段は、前記シフト量（ｎ−１）
   を出力する請求項２に記載の演算装置。
9. 【請求項９】前記演算結果のデータのＭＳＢ側に必要に
   応じて値０のビットを挿入し、当該演算結果のデータの
   ビット幅よりも大きいビット幅のデータに変換するビッ
   ト拡張手段と、 前記変換されたデータを、前記演算結果のデータに対応
   した前記フラグデータに基づいて、所定のシフト量ＬＳ
   Ｂ側にシフトするシフト手段とを有する請求項２に記載
   の演算装置。
10. 【請求項１０】入力される第１のデータおよび第２のデ
    ータのいずれか一方のデータを第１のシフト対象のデー
    タとし、当該第１のシフト対象のデータに対して、ＭＳ
    Ｂと同一の値のビットのＭＳＢからの連続を検出し、 前記第１の連続ビット検出手段において検出した同一の
    値のビットの連続の量に基づいて決定される所定のシフ
    ト量、前記第１の処理対象のデータをＭＳＢ側にシフト
    し、 当該シフトされたデータのＭＳＢ側から、前記第１のシ
    フト対象のデータの元のビット幅より小さい所定のビッ
    ト幅を選択し、 前記シフト量が０でない場合に、前記出力されるデータ
    がシフトされたデータであることを示すフラグデータを
    生成し、 前記選択されたデータおよび前記第１のシフト対象のデ
    ータではない前記第１のデータおよび第２のデータのい
    ずれか他方のデータに基づいて、所定の演算を行なう演
    算方法。