JP2002063022A - データ変換装置、データ記憶装置とその方法 - Google Patents
データ変換装置、データ記憶装置とその方法Info
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- JP2002063022A JP2002063022A JP2000248857A JP2000248857A JP2002063022A JP 2002063022 A JP2002063022 A JP 2002063022A JP 2000248857 A JP2000248857 A JP 2000248857A JP 2000248857 A JP2000248857 A JP 2000248857A JP 2002063022 A JP2002063022 A JP 2002063022A
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Abstract
(57)【要約】
【課題】絶対値の小さいデータを精度劣化を抑制しなが
らビット幅の削減を行なってデータを記憶すデータ記憶
装置を提供する。 【解決手段】データ記憶装置１に入力されたＡビットの
データの上位ｎ＋１ビットが連続ビット検出回路１３に
入力され、同じ値のビットが連続しているか否かがチェ
ックされる。上位ｎ＋１ビットに同じ値のビットが連続
している場合には、入力レジスタ１１に記憶されている
データをＭＳＢ側にｎビットシフトさせ、シフトさせた
ことを示す１ビットのフラグを生成する。シフトさせた
データの上位ＱビットおよびフラグをＲＡＭ１９に記憶
する。
らビット幅の削減を行なってデータを記憶すデータ記憶
装置を提供する。 【解決手段】データ記憶装置１に入力されたＡビットの
データの上位ｎ＋１ビットが連続ビット検出回路１３に
入力され、同じ値のビットが連続しているか否かがチェ
ックされる。上位ｎ＋１ビットに同じ値のビットが連続
している場合には、入力レジスタ１１に記憶されている
データをＭＳＢ側にｎビットシフトさせ、シフトさせた
ことを示す１ビットのフラグを生成する。シフトさせた
データの上位ＱビットおよびフラグをＲＡＭ１９に記憶
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶対値の小さいデ
ータの精度劣化を重点的に抑制し、これによりデジタル
データ全体の精度劣化を効果的に抑制することができる
ように、処理対象のデータを変換するデータ変換装置、
そのように変換されたデータを元のデータに戻すデータ
変換装置、および、絶対値の小さいデータを精度劣化を
抑制しながら記憶するデータ記憶装置およびデータ記憶
方法に関する。
ータの精度劣化を重点的に抑制し、これによりデジタル
データ全体の精度劣化を効果的に抑制することができる
ように、処理対象のデータを変換するデータ変換装置、
そのように変換されたデータを元のデータに戻すデータ
変換装置、および、絶対値の小さいデータを精度劣化を
抑制しながら記憶するデータ記憶装置およびデータ記憶
方法に関する。
【０００２】
【従来の技術】任意のデジタルデータ処理回路において
各種演算やデータの保持を行なうにあたり、与えられた
デジタルデータの最上位から最下位までの全ビットの有
効性をまったく失わせずに、各種演算やデータの保持を
行なおうとすると、大規模あるいは無限大の回路規模を
要する。そのため、実際に回路を設計する場合、求めら
れる計算の精度に応じて、下位データの切り捨てや、い
わゆる丸めを行なったり、ビット長を制限した各種演算
回路が用いたりすることが多い。この時、ビット長を短
くすると計算の精度が劣化し、ビット長を長くすると回
路規模が増大する。したがって、実際にレジスタやメモ
リ、さらには乗算回路や加算回路などの構成要素のビッ
ト長をどれくらいにするかは、デジタルデータ処理回路
の設計の際の重要なパラメータである。特に、順次入力
されるデータ列に対して所望の処理を行なういわゆるデ
ジタルフィルタにおいては、単一の構成要素に対し、さ
まざまな値のデジタルデータが繰り返して与えられる。
したがって、データの切り捨てや丸めの際に、計算精度
の劣化を抑制しながら回路規模を削減することが非常に
重要である。
各種演算やデータの保持を行なうにあたり、与えられた
デジタルデータの最上位から最下位までの全ビットの有
効性をまったく失わせずに、各種演算やデータの保持を
行なおうとすると、大規模あるいは無限大の回路規模を
要する。そのため、実際に回路を設計する場合、求めら
れる計算の精度に応じて、下位データの切り捨てや、い
わゆる丸めを行なったり、ビット長を制限した各種演算
回路が用いたりすることが多い。この時、ビット長を短
くすると計算の精度が劣化し、ビット長を長くすると回
路規模が増大する。したがって、実際にレジスタやメモ
リ、さらには乗算回路や加算回路などの構成要素のビッ
ト長をどれくらいにするかは、デジタルデータ処理回路
の設計の際の重要なパラメータである。特に、順次入力
されるデータ列に対して所望の処理を行なういわゆるデ
ジタルフィルタにおいては、単一の構成要素に対し、さ
まざまな値のデジタルデータが繰り返して与えられる。
したがって、データの切り捨てや丸めの際に、計算精度
の劣化を抑制しながら回路規模を削減することが非常に
重要である。
【０００３】
【発明が解決しようとする課題】しかしながら、そのよ
うなデータの切り捨てや丸めあるいは演算回路のビット
長制限を、データの値に関係なく単純に行なうと、絶対
値の大きい値のデータよりも０に近い絶対値の小さい値
ほど精度上大きな影響を受け、その結果、全体的なデジ
タルデータの精度の劣化を招くという問題がある。たと
えば６ビットの２進数である０１１１１１ｂ（ｂは２進
数表示であることを示す）と０００１１１ｂに対し、下
位２ビットを切り捨てたとすると、値はそれぞれ０１１
１００ｂおよび０００１００ｂと同じ値に変化するが、
切り捨てたことによるデータの大きさの変化分は、それ
ぞれ３／３１および３／７となり、０に近い０００１１
１ｂの方が顕著に影響を受けることになる。これは、換
言すれば、０に近い小さい値のデジタルデータの精度劣
化を抑制すれば、デジタルデータ全体の精度劣化を効果
的に抑制できると言える。
うなデータの切り捨てや丸めあるいは演算回路のビット
長制限を、データの値に関係なく単純に行なうと、絶対
値の大きい値のデータよりも０に近い絶対値の小さい値
ほど精度上大きな影響を受け、その結果、全体的なデジ
タルデータの精度の劣化を招くという問題がある。たと
えば６ビットの２進数である０１１１１１ｂ（ｂは２進
数表示であることを示す）と０００１１１ｂに対し、下
位２ビットを切り捨てたとすると、値はそれぞれ０１１
１００ｂおよび０００１００ｂと同じ値に変化するが、
切り捨てたことによるデータの大きさの変化分は、それ
ぞれ３／３１および３／７となり、０に近い０００１１
１ｂの方が顕著に影響を受けることになる。これは、換
言すれば、０に近い小さい値のデジタルデータの精度劣
化を抑制すれば、デジタルデータ全体の精度劣化を効果
的に抑制できると言える。
【０００４】したがって本発明の目的は、絶対値の小さ
いデータを、データの切り捨てや丸めあるいは演算回路
のビット長制限を行なってもデータの精度劣化を抑制す
ることができるデータ形式に変換するデータ変換装置を
提供することにある。また本発明の他の目的は、そのよ
うに変換されたデータを元のデータに戻すデータ変換装
置を提供することにある。さらに本発明の他の目的は、
絶対値の小さいデータを精度劣化を抑制しながらビット
長制限を行なって記憶するデータ記憶装置とその方法を
提供することにある。
いデータを、データの切り捨てや丸めあるいは演算回路
のビット長制限を行なってもデータの精度劣化を抑制す
ることができるデータ形式に変換するデータ変換装置を
提供することにある。また本発明の他の目的は、そのよ
うに変換されたデータを元のデータに戻すデータ変換装
置を提供することにある。さらに本発明の他の目的は、
絶対値の小さいデータを精度劣化を抑制しながらビット
長制限を行なって記憶するデータ記憶装置とその方法を
提供することにある。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のデータ変換装置は、入力されるビット幅Ａ
のデータについて、ＭＳＢと同一の値のビットのＭＳＢ
からの連続を検出する連続ビット検出手段と、前記検出
したＭＳＢと同一の値のビットの連続に基づいて、その
連続ビット量ｐを検出する連続ビット量検出手段と、前
記検出した同一の値のビットの連続量ｐに基づいて決定
される所定のシフト量、前記入力データをＭＳＢ側にシ
フトするシフト手段と、前記シフトされたデータのＭＳ
Ｂ側から、入力データのビット幅Ａより小さい所定のビ
ット幅Ｑ（Ｑ＜Ａ）を選択し出力するデータ出力手段
と、前記シフト量が０でない場合に、前記出力されるデ
ータがシフトされたデータであることを示すフラグデー
タを出力するフラグ出力手段とを有する。
に、本発明のデータ変換装置は、入力されるビット幅Ａ
のデータについて、ＭＳＢと同一の値のビットのＭＳＢ
からの連続を検出する連続ビット検出手段と、前記検出
したＭＳＢと同一の値のビットの連続に基づいて、その
連続ビット量ｐを検出する連続ビット量検出手段と、前
記検出した同一の値のビットの連続量ｐに基づいて決定
される所定のシフト量、前記入力データをＭＳＢ側にシ
フトするシフト手段と、前記シフトされたデータのＭＳ
Ｂ側から、入力データのビット幅Ａより小さい所定のビ
ット幅Ｑ（Ｑ＜Ａ）を選択し出力するデータ出力手段
と、前記シフト量が０でない場合に、前記出力されるデ
ータがシフトされたデータであることを示すフラグデー
タを出力するフラグ出力手段とを有する。
【０００６】このような構成のデータ変換装置において
は、入力されるビット幅Ａのデータに対して、まず連続
ビット検出手段において、ＭＳＢと同一の値のビットの
ＭＳＢからの連続を検出し、この検出結果に基づいて、
連続ビット量検出手段において、その連続ビット量ｐを
検出する。次に、この連続ビット量ｐに基づいて、前記
入力データをＭＳＢ側にシフトするシフト量を決定し、
シフト手段において実際に入力データをシフトする。そ
して、シフトされたデータのＭＳＢ側から、入力データ
のビット幅Ａより小さい所定のビット幅Ｑ（Ｑ＜Ａ）を
選択することによりデータのビット幅の削減を行い、さ
らに出力されるデータがシフトされたデータであるか否
かを示すフラグデータを付加して、データ出力手段およ
びフラグ出力手段より各々出力する。
は、入力されるビット幅Ａのデータに対して、まず連続
ビット検出手段において、ＭＳＢと同一の値のビットの
ＭＳＢからの連続を検出し、この検出結果に基づいて、
連続ビット量検出手段において、その連続ビット量ｐを
検出する。次に、この連続ビット量ｐに基づいて、前記
入力データをＭＳＢ側にシフトするシフト量を決定し、
シフト手段において実際に入力データをシフトする。そ
して、シフトされたデータのＭＳＢ側から、入力データ
のビット幅Ａより小さい所定のビット幅Ｑ（Ｑ＜Ａ）を
選択することによりデータのビット幅の削減を行い、さ
らに出力されるデータがシフトされたデータであるか否
かを示すフラグデータを付加して、データ出力手段およ
びフラグ出力手段より各々出力する。
【０００７】特定的には、前記シフト手段は、前記検出
した同一の値のビットの連続量ｐが、所定のシフト量ｑ
に対して（ｑ＋１）以上であった場合に、前記入力デー
タをＭＳＢ側にｑビットシフトする。また特定的には、
前記シフト手段は、前記検出した同一の値のビットの連
続量ｐに基づいて、シフト量ｑを決定するシフト量決定
手段と、前記決定されたシフト量ｑ、前記入力データを
ＭＳＢ側にシフトするシフト手段とを有し、前記フラグ
出力手段は、前記シフト量ｑを示すデータを出力する。
また特定的には、前記シフト手段は、前記検出した同一
の値のビットの連続量ｐに基づいて、前記入力データを
ＭＳＢ側に（ｐ−１）ビットシフトし、前記フラグ出力
手段は、前記シフト量（ｐ−１）を出力する。
した同一の値のビットの連続量ｐが、所定のシフト量ｑ
に対して（ｑ＋１）以上であった場合に、前記入力デー
タをＭＳＢ側にｑビットシフトする。また特定的には、
前記シフト手段は、前記検出した同一の値のビットの連
続量ｐに基づいて、シフト量ｑを決定するシフト量決定
手段と、前記決定されたシフト量ｑ、前記入力データを
ＭＳＢ側にシフトするシフト手段とを有し、前記フラグ
出力手段は、前記シフト量ｑを示すデータを出力する。
また特定的には、前記シフト手段は、前記検出した同一
の値のビットの連続量ｐに基づいて、前記入力データを
ＭＳＢ側に（ｐ−１）ビットシフトし、前記フラグ出力
手段は、前記シフト量（ｐ−１）を出力する。
【０００８】また、本発明の他のデータ変換装置は、入
力されるビット幅ＱのデータのデータのＬＳＢ側に必要
に応じて値０のビットを挿入し、当該ビット幅Ｑよりも
大きいビット幅Ａ（Ａ＞Ｑ）のデータに変換するビット
拡張手段と、前記変換されたビット幅Ａのデータを、前
記データに対応して入力される当該データがシフトされ
たデータであることを示すフラグデータに基づいて、所
定のシフト量ＬＳＢ側にシフトするシフト手段とを有す
る。
力されるビット幅ＱのデータのデータのＬＳＢ側に必要
に応じて値０のビットを挿入し、当該ビット幅Ｑよりも
大きいビット幅Ａ（Ａ＞Ｑ）のデータに変換するビット
拡張手段と、前記変換されたビット幅Ａのデータを、前
記データに対応して入力される当該データがシフトされ
たデータであることを示すフラグデータに基づいて、所
定のシフト量ＬＳＢ側にシフトするシフト手段とを有す
る。
【０００９】また、本発明のデータ記憶装置は、入力さ
れるビット幅Ａのデータについて、ＭＳＢと同一の値の
ビットのＭＳＢからの連続を検出する連続ビット検出手
段と、前記検出したＭＳＢと同一の値のビットの連続に
基づいて、その連続ビット量ｐを検出する連続ビット量
検出手段と、前記検出した同一の値のビットの連続量ｐ
に基づいて決定される所定のシフト量、前記入力データ
をＭＳＢ側にシフトするシフト手段と、前記シフトされ
たデータのＭＳＢ側から、入力データのビット幅Ａより
小さい所定のビット幅Ｑ（Ｑ＜Ａ）のデータを選択し記
憶するデータ記憶手段と、前記シフト手段におけるシフ
ト量が０でない場合に、前記記憶されるデータがシフト
されたデータであることを示すフラグデータを前記記憶
されるデータと対応付けて記憶するフラグ記憶手段とを
有する。
れるビット幅Ａのデータについて、ＭＳＢと同一の値の
ビットのＭＳＢからの連続を検出する連続ビット検出手
段と、前記検出したＭＳＢと同一の値のビットの連続に
基づいて、その連続ビット量ｐを検出する連続ビット量
検出手段と、前記検出した同一の値のビットの連続量ｐ
に基づいて決定される所定のシフト量、前記入力データ
をＭＳＢ側にシフトするシフト手段と、前記シフトされ
たデータのＭＳＢ側から、入力データのビット幅Ａより
小さい所定のビット幅Ｑ（Ｑ＜Ａ）のデータを選択し記
憶するデータ記憶手段と、前記シフト手段におけるシフ
ト量が０でない場合に、前記記憶されるデータがシフト
されたデータであることを示すフラグデータを前記記憶
されるデータと対応付けて記憶するフラグ記憶手段とを
有する。
【００１０】特定的には、要求に応じて、前記記憶され
たビット幅Ｑのデータおよび前記記憶されたフラグデー
タを読み出す読み出し手段と、前記読み出されたのデー
タのＬＳＢ側に必要に応じて値０のビットを挿入し、当
該ビット幅Ｑよりも大きいビット幅Ａ（Ａ＞Ｑ）のデー
タに変換するビット拡張手段と、前記変換されたビット
幅Ａのデータを、前記読み出されたフラグデータに基づ
いて、所定のシフト量ＬＳＢ側にシフトするシフト手段
とをさらに有する。
たビット幅Ｑのデータおよび前記記憶されたフラグデー
タを読み出す読み出し手段と、前記読み出されたのデー
タのＬＳＢ側に必要に応じて値０のビットを挿入し、当
該ビット幅Ｑよりも大きいビット幅Ａ（Ａ＞Ｑ）のデー
タに変換するビット拡張手段と、前記変換されたビット
幅Ａのデータを、前記読み出されたフラグデータに基づ
いて、所定のシフト量ＬＳＢ側にシフトするシフト手段
とをさらに有する。
【００１１】また、本発明のデータ記憶方法は、入力さ
れるビット幅Ａのデータについて、ＭＳＢと同一の値の
ビットのＭＳＢからの連続を検出し、前記検出したＭＳ
Ｂと同一の値のビットの連続に基づいて、その連続ビッ
ト量ｐを検出し、前記検出した同一の値のビットの連続
量ｐに基づいて決定される所定のシフト量、前記入力デ
ータをＭＳＢ側にシフトし、前記シフトされたデータの
ＭＳＢ側から、入力データのビット幅Ａより小さい所定
のビット幅Ｑ（Ｑ＜Ａ）を選択して記憶し、前記シフト
量が０でない場合に、前記記憶されるデータがシフトさ
れたデータであることを示すフラグを前記記憶されるデ
ータと対応付けて記憶する。
れるビット幅Ａのデータについて、ＭＳＢと同一の値の
ビットのＭＳＢからの連続を検出し、前記検出したＭＳ
Ｂと同一の値のビットの連続に基づいて、その連続ビッ
ト量ｐを検出し、前記検出した同一の値のビットの連続
量ｐに基づいて決定される所定のシフト量、前記入力デ
ータをＭＳＢ側にシフトし、前記シフトされたデータの
ＭＳＢ側から、入力データのビット幅Ａより小さい所定
のビット幅Ｑ（Ｑ＜Ａ）を選択して記憶し、前記シフト
量が０でない場合に、前記記憶されるデータがシフトさ
れたデータであることを示すフラグを前記記憶されるデ
ータと対応付けて記憶する。
【００１２】
【発明の実施の形態】本発明の実施の形態について説明
する。本実施の形態においては、順次入力されるデータ
に対して、切り捨て処理を行なってメモリに記憶するデ
ータ記憶装置を例示して本発明を説明する。
する。本実施の形態においては、順次入力されるデータ
に対して、切り捨て処理を行なってメモリに記憶するデ
ータ記憶装置を例示して本発明を説明する。
【００１３】まず、本実施の形態のデータ記憶装置にお
ける、基本的な処理の考え方について説明する。デジタ
ルデータの２進数での表現形式にはいくつかの種類があ
り、たとえば、正負双方の値を持つものとそうでないも
のがある。これらの形式は、詳細部分で違いはあるが、
大半の形式では、絶対値の小さい値ほど、ＭＳＢ側の各
ビットに０または１の値のビットが連続するという特徴
がある。
ける、基本的な処理の考え方について説明する。デジタ
ルデータの２進数での表現形式にはいくつかの種類があ
り、たとえば、正負双方の値を持つものとそうでないも
のがある。これらの形式は、詳細部分で違いはあるが、
大半の形式では、絶対値の小さい値ほど、ＭＳＢ側の各
ビットに０または１の値のビットが連続するという特徴
がある。
【００１４】このようなデジタルデータは、連続した上
位の０または１をｎビット抜き取り、それより下位のデ
ータを上位へシフトするとともに、上位シフトによって
データがなくなった下位ビットには０を詰めるという一
連の操作によって、デジタルデータとしての値は２n 倍
になる。また逆に、最上位ビットの０、１と一致するｎ
ビットの連続した０または、連続した１を上位から割り
込ませ、元の各ビットは下位へシフトする、あるいは、
ｎビットの連続した０を上位から割り込ませ、元の各ビ
ットは下位へシフトするという一連の操作によって、２
進数のデータ形式により詳細部分で差異はあるが、基本
的にデジタルデータとしての値は、２-n（＝１／２n ）
倍になる。
位の０または１をｎビット抜き取り、それより下位のデ
ータを上位へシフトするとともに、上位シフトによって
データがなくなった下位ビットには０を詰めるという一
連の操作によって、デジタルデータとしての値は２n 倍
になる。また逆に、最上位ビットの０、１と一致するｎ
ビットの連続した０または、連続した１を上位から割り
込ませ、元の各ビットは下位へシフトする、あるいは、
ｎビットの連続した０を上位から割り込ませ、元の各ビ
ットは下位へシフトするという一連の操作によって、２
進数のデータ形式により詳細部分で差異はあるが、基本
的にデジタルデータとしての値は、２-n（＝１／２n ）
倍になる。
【００１５】そこで、記憶対象のデータの、最上位以下
のｎビットまたは（ｎ＋１）ビットに０または１が連続
していることを検出することで、ある基準より絶対値の
小さい、すなわち０に近い小さい値のデータを検出す
る。そして、そのようなデータは、所定ビットＭＳＢ側
にシフトさせることで２n倍する操作を施し、その上
で、上位側の所定のビット幅のデータを選択して切り捨
て処理を行い、メモリに記憶する。そして、データ復元
時には、データ毎にシフト操作の有無を検出し、それに
応じてデータをＬＳＢ側にシフトさせることで、データ
を１／２n 倍して値をもとにもどす。
のｎビットまたは（ｎ＋１）ビットに０または１が連続
していることを検出することで、ある基準より絶対値の
小さい、すなわち０に近い小さい値のデータを検出す
る。そして、そのようなデータは、所定ビットＭＳＢ側
にシフトさせることで２n倍する操作を施し、その上
で、上位側の所定のビット幅のデータを選択して切り捨
て処理を行い、メモリに記憶する。そして、データ復元
時には、データ毎にシフト操作の有無を検出し、それに
応じてデータをＬＳＢ側にシフトさせることで、データ
を１／２n 倍して値をもとにもどす。
【００１６】このような処理により、本来、切り捨てや
丸めの影響を受けやすい絶対値が０に近い小さい値で、
下位ｎビット分が、その影響から解放されることが可能
となる。そして、さまざまな大きさのデジタルデータが
格納される単一の有限ビット長のレジスタ、メモリへの
データ書き込み回路で切り捨てや丸めを行なうにあた
り、このような操作を行なう回路と、その操作の有無を
保持する回路を付加することで、顕著に影響を受ける値
の小さいデジタルデータへの影響を重点的に削減し、デ
ジタルデータ全体の精度の劣化を抑制することができ
る。なお、絶対値の大きいデジタルデータに対しては、
切り捨てや丸めによる値の変化があっても、基本的にそ
の影響は比較的に小さい。
丸めの影響を受けやすい絶対値が０に近い小さい値で、
下位ｎビット分が、その影響から解放されることが可能
となる。そして、さまざまな大きさのデジタルデータが
格納される単一の有限ビット長のレジスタ、メモリへの
データ書き込み回路で切り捨てや丸めを行なうにあた
り、このような操作を行なう回路と、その操作の有無を
保持する回路を付加することで、顕著に影響を受ける値
の小さいデジタルデータへの影響を重点的に削減し、デ
ジタルデータ全体の精度の劣化を抑制することができ
る。なお、絶対値の大きいデジタルデータに対しては、
切り捨てや丸めによる値の変化があっても、基本的にそ
の影響は比較的に小さい。
【００１７】以下、具体的な構成例について、第１〜第
４の実施の形態として説明する。第１の実施の形態 図１は、本発明の第１の実施の形態のデータ記憶装置１
の構成を示すブロック図である。データ記憶装置１は、
入力されるＡビットのデータを、Ｑビット（Ｑ＜Ａ）に
ビット削減して記憶するメモリ装置である。なお、本実
施の形態においては、入力データのビット幅Ａは３２ビ
ット、記憶データのビット幅Ｑは２４ビットとする。ま
た、扱うデジタルデータの形式は、２'sコンプリメント
とする。
４の実施の形態として説明する。第１の実施の形態 図１は、本発明の第１の実施の形態のデータ記憶装置１
の構成を示すブロック図である。データ記憶装置１は、
入力されるＡビットのデータを、Ｑビット（Ｑ＜Ａ）に
ビット削減して記憶するメモリ装置である。なお、本実
施の形態においては、入力データのビット幅Ａは３２ビ
ット、記憶データのビット幅Ｑは２４ビットとする。ま
た、扱うデジタルデータの形式は、２'sコンプリメント
とする。
【００１８】まず、データ記憶装置１の構成について説
明する。データ記憶装置１は、入力レジスタ１１、連続
ビット検出回路１３、シフト回路１５、アドレス生成回
路１７、ＲＡＭ１９、および、出力レジスタ２１を有す
る。
明する。データ記憶装置１は、入力レジスタ１１、連続
ビット検出回路１３、シフト回路１５、アドレス生成回
路１７、ＲＡＭ１９、および、出力レジスタ２１を有す
る。
【００１９】入力レジスタ１１は、データ記憶装置１に
順次入力される３２ビット（Ａビット）のデータを順に
記憶し、シフト回路１５に出力する。
順次入力される３２ビット（Ａビット）のデータを順に
記憶し、シフト回路１５に出力する。
【００２０】連続ビット検出回路１３は、データ記憶装
置１に順次入力されるデータの、上位の９ビット（ｎ＋
１ビット（請求項のｐおよびｑ＋１に対応する。以下同
じ。））をチェックし、それら９ビットのに同じ値が連
続しているか否か、すなわち、全てが０または全てが１
か否かをチェックする。そして、チェック結果を示す１
ビットのデータを生成し、１サイクル保持した後、シフ
ト回路１５およびＲＡＭ１９に出力する。
置１に順次入力されるデータの、上位の９ビット（ｎ＋
１ビット（請求項のｐおよびｑ＋１に対応する。以下同
じ。））をチェックし、それら９ビットのに同じ値が連
続しているか否か、すなわち、全てが０または全てが１
か否かをチェックする。そして、チェック結果を示す１
ビットのデータを生成し、１サイクル保持した後、シフ
ト回路１５およびＲＡＭ１９に出力する。
【００２１】シフト回路１５は、連続ビット検出回路１
３から入力される連続性のチェック結果が、入力データ
の上位９ビットが連続した値であること示していた場合
に、入力レジスタ１１より入力される３２ビットのデー
タを、８ビット（ｎビット（請求項のｑに対応する。以
下同じ。））ＭＳＢ側にシフトする。連続ビット検出回
路１３から入力されるチェック結果が、入力データの上
位９ビットが連続した値でないことを示していた場合に
は、何らシフトを行なわない。そして、この必要に応じ
てシフトされたデータの上位２４ビット（Ｑビット）を
選択して、ＲＡＭ１９に出力する。
３から入力される連続性のチェック結果が、入力データ
の上位９ビットが連続した値であること示していた場合
に、入力レジスタ１１より入力される３２ビットのデー
タを、８ビット（ｎビット（請求項のｑに対応する。以
下同じ。））ＭＳＢ側にシフトする。連続ビット検出回
路１３から入力されるチェック結果が、入力データの上
位９ビットが連続した値でないことを示していた場合に
は、何らシフトを行なわない。そして、この必要に応じ
てシフトされたデータの上位２４ビット（Ｑビット）を
選択して、ＲＡＭ１９に出力する。
【００２２】アドレス生成回路１７は、図示せぬ制御装
置により制御され、ＲＡＭ１９にデータを記憶するアド
レス、あるいは、ＲＡＭ１９よりデータを読み出すアド
レスを生成して、ＲＡＭ１９に印加する。
置により制御され、ＲＡＭ１９にデータを記憶するアド
レス、あるいは、ＲＡＭ１９よりデータを読み出すアド
レスを生成して、ＲＡＭ１９に印加する。
【００２３】ＲＡＭ１９は、図示せぬ制御装置より入力
されるリードライト信号を初めとする制御信号に基づい
て、アドレス生成回路１７より入力されるアドレスに対
する、データの書き込みまたはデータの読み出しを行な
う。ＲＡＭ１９には、シフト回路１５より入力される２
４ビットのデータ、および、連続ビット検出回路１３よ
り入力される連続性のチェック結果であり記憶データが
シフトされたデータであるか否かを示す１ビットのデー
タが入力されるので、この２５ビットのデータを記憶す
る。また、データの読み出しの際には、この２５ビット
のデータを読み出し、出力レジスタ２１に出力する。
されるリードライト信号を初めとする制御信号に基づい
て、アドレス生成回路１７より入力されるアドレスに対
する、データの書き込みまたはデータの読み出しを行な
う。ＲＡＭ１９には、シフト回路１５より入力される２
４ビットのデータ、および、連続ビット検出回路１３よ
り入力される連続性のチェック結果であり記憶データが
シフトされたデータであるか否かを示す１ビットのデー
タが入力されるので、この２５ビットのデータを記憶す
る。また、データの読み出しの際には、この２５ビット
のデータを読み出し、出力レジスタ２１に出力する。
【００２４】出力レジスタ２１は、ＲＡＭ１９より読み
出されたデータを一時的に記憶し、２４ビットの出力デ
ータ、および、１ビットのシフトの有無を示すフラグデ
ータとして出力する。
出されたデータを一時的に記憶し、２４ビットの出力デ
ータ、および、１ビットのシフトの有無を示すフラグデ
ータとして出力する。
【００２５】次に、このような構成のデータ記憶装置１
の動作について説明する。データ記憶装置１に入力され
た３２ビットのデータは、入力レジスタ１１に記憶され
るとともに、その上位９ビットが連続ビット検出回路１
３に入力され、同じ値のビットが連続しているか否かが
チェックされる。チェック結果は、データのシフトを行
なうか否かを示す１ビットのデータとして保持された
後、シフト回路１５に出力されてシフト回路１５におけ
るデータのシフトの制御に供される。すなわち、入力デ
ータの上位９ビットに同じ値のビットが連続している場
合には、絶対値が小さいデータと言えるので、入力レジ
スタ１１に記憶されているデータをＭＳＢ側に８ビット
シフトさせ、入力データの上位９ビットが同じ値のビッ
トでない場合には、シフトを行なわない。
の動作について説明する。データ記憶装置１に入力され
た３２ビットのデータは、入力レジスタ１１に記憶され
るとともに、その上位９ビットが連続ビット検出回路１
３に入力され、同じ値のビットが連続しているか否かが
チェックされる。チェック結果は、データのシフトを行
なうか否かを示す１ビットのデータとして保持された
後、シフト回路１５に出力されてシフト回路１５におけ
るデータのシフトの制御に供される。すなわち、入力デ
ータの上位９ビットに同じ値のビットが連続している場
合には、絶対値が小さいデータと言えるので、入力レジ
スタ１１に記憶されているデータをＭＳＢ側に８ビット
シフトさせ、入力データの上位９ビットが同じ値のビッ
トでない場合には、シフトを行なわない。
【００２６】このように選択的にシフトされた結果のデ
ータの上位２４ビットと、連続ビット検出回路１３より
出力されるシフトを行なったデータか否かを示す１ビッ
トのデータとが、ＲＡＭ１９の、アドレス生成回路１７
において生成されたアドレスに記憶される。ＲＡＭ１９
に記憶されたデータは、適宜読み出され、出力レジスタ
２１に一旦記憶された後、２４ビットのデータおよびシ
フト状態を示す１ビットのフラグとして出力される。
ータの上位２４ビットと、連続ビット検出回路１３より
出力されるシフトを行なったデータか否かを示す１ビッ
トのデータとが、ＲＡＭ１９の、アドレス生成回路１７
において生成されたアドレスに記憶される。ＲＡＭ１９
に記憶されたデータは、適宜読み出され、出力レジスタ
２１に一旦記憶された後、２４ビットのデータおよびシ
フト状態を示す１ビットのフラグとして出力される。
【００２７】このように、本実施の形態のデータ記憶装
置１によれば、メモリに記憶するデータのビット長を制
限する際に、本来、切り捨てや丸めによる影響を顕著に
受ける絶対値が０に近い小さい値のデータに対し、その
精度劣化をなくすことができ、デジタルデータ全体の精
度劣化を効率的に抑制できる。
置１によれば、メモリに記憶するデータのビット長を制
限する際に、本来、切り捨てや丸めによる影響を顕著に
受ける絶対値が０に近い小さい値のデータに対し、その
精度劣化をなくすことができ、デジタルデータ全体の精
度劣化を効率的に抑制できる。
【００２８】第２の実施の形態 前述した第１の実施の形態のデータ記憶装置１より出力
されたデータは、後段の回路において任意の演算処理な
どに用いられる。通常な、その演算処理の際に適宜デー
タのシフト状態を示すフラグが参照されて、各データの
桁などの調整がなされる場合が多い。すなわち、このよ
うなシフトを行なってデータの桁の変換を行なったとし
ても、その復元、すなわち桁を揃える処理は、特段の回
路を追加しなくとも、後段の処理の中で効率よく行なわ
れる場合が多い。しかしながら、データ記憶装置を完結
した１つの単なるメモリ回路と考えた場合には、記憶の
際にシフトしたデータは、元に戻して出力することが好
ましい。そのような形態のデータ記憶装置を、第２の実
施の形態として説明する。
されたデータは、後段の回路において任意の演算処理な
どに用いられる。通常な、その演算処理の際に適宜デー
タのシフト状態を示すフラグが参照されて、各データの
桁などの調整がなされる場合が多い。すなわち、このよ
うなシフトを行なってデータの桁の変換を行なったとし
ても、その復元、すなわち桁を揃える処理は、特段の回
路を追加しなくとも、後段の処理の中で効率よく行なわ
れる場合が多い。しかしながら、データ記憶装置を完結
した１つの単なるメモリ回路と考えた場合には、記憶の
際にシフトしたデータは、元に戻して出力することが好
ましい。そのような形態のデータ記憶装置を、第２の実
施の形態として説明する。
【００２９】図２は、第２の実施の形態のデータ記憶装
置２の構成を示すブロック図である。データ記憶装置２
は、入力レジスタ１１、連続ビット検出回路１３、シフ
ト回路１５、アドレス生成回路１７、ＲＡＭ１９、出力
レジスタ２１およびシフト回路２３を有する。入力レジ
スタ１１〜出力レジスタ２１の各構成部は、前述した第
１の実施の形態の対応する各部と同一の機能なので、そ
の説明は省略する。
置２の構成を示すブロック図である。データ記憶装置２
は、入力レジスタ１１、連続ビット検出回路１３、シフ
ト回路１５、アドレス生成回路１７、ＲＡＭ１９、出力
レジスタ２１およびシフト回路２３を有する。入力レジ
スタ１１〜出力レジスタ２１の各構成部は、前述した第
１の実施の形態の対応する各部と同一の機能なので、そ
の説明は省略する。
【００３０】シフト回路２３は、出力レジスタ２１より
出力される２４ビットのデータを、２８ビット（Ａ’ビ
ット）のデータに拡張し、データ記憶装置２からの読み
出しデータとして外部に出力する。その際にシフト回路
２３は、出力レジスタ２１より出力データがシフトされ
たデータであるか否かを示すフラグに基づいてビット拡
張の処理を行なう。すなわち、出力データがシフトされ
ていないデータの場合には、出力データ２４ビットをビ
ット拡張分の４ビットＬＳＢ側にシフトして、２８ビッ
トのＬＳＢ側に配置し、上位の４ビットは、出力データ
のＭＳＢと同じ値のビットで埋める。また、出力データ
がシフトされているデータの場合には、ＬＳＢ側の、デ
ータシフト分の８ビットからビット拡張４ビットを引い
た４ビット分のデータを削除し、残りの２０ビットのデ
ータをデータシフト分の８ビットＬＳＢ側にシフトし
て、２８ビットのＬＳＢ側に配置し、上位の８ビット
は、出力データのＭＳＢと同じ値のビットで埋める。
出力される２４ビットのデータを、２８ビット（Ａ’ビ
ット）のデータに拡張し、データ記憶装置２からの読み
出しデータとして外部に出力する。その際にシフト回路
２３は、出力レジスタ２１より出力データがシフトされ
たデータであるか否かを示すフラグに基づいてビット拡
張の処理を行なう。すなわち、出力データがシフトされ
ていないデータの場合には、出力データ２４ビットをビ
ット拡張分の４ビットＬＳＢ側にシフトして、２８ビッ
トのＬＳＢ側に配置し、上位の４ビットは、出力データ
のＭＳＢと同じ値のビットで埋める。また、出力データ
がシフトされているデータの場合には、ＬＳＢ側の、デ
ータシフト分の８ビットからビット拡張４ビットを引い
た４ビット分のデータを削除し、残りの２０ビットのデ
ータをデータシフト分の８ビットＬＳＢ側にシフトし
て、２８ビットのＬＳＢ側に配置し、上位の８ビット
は、出力データのＭＳＢと同じ値のビットで埋める。
【００３１】このような構成とすることで、データ記憶
装置２は、通常のメモリにデータを書き込み、書き込ん
だデータを読み出すのと同様の動作を行なうことにな
る。そして同時に、３２ビットのデータを２５ビット
（２４＋１ビット）幅のＲＡＭに記憶し、最終的に２８
ビットのデータを得るというビット削減の処理を行なっ
ているが、この時、絶対値の小さいデータについては、
２８ビットのＲＡＭを用いたのと同様の精度でデータを
得ている。したがって、そのような絶対値の小さいデー
タの精度の劣化を抑え、高精度な処理が行なえる。な
お、このデータ記憶装置２は、ＲＡＭの構成を基準とす
ると少ないビット数で精度の劣化を防ぐことのできるデ
ータ記憶装置２と考えることができ、また、データの精
度を基準とすると、同じ精度を小さいＲＡＭ構成で実現
したデータ記憶装置２と考えることができる。
装置２は、通常のメモリにデータを書き込み、書き込ん
だデータを読み出すのと同様の動作を行なうことにな
る。そして同時に、３２ビットのデータを２５ビット
（２４＋１ビット）幅のＲＡＭに記憶し、最終的に２８
ビットのデータを得るというビット削減の処理を行なっ
ているが、この時、絶対値の小さいデータについては、
２８ビットのＲＡＭを用いたのと同様の精度でデータを
得ている。したがって、そのような絶対値の小さいデー
タの精度の劣化を抑え、高精度な処理が行なえる。な
お、このデータ記憶装置２は、ＲＡＭの構成を基準とす
ると少ないビット数で精度の劣化を防ぐことのできるデ
ータ記憶装置２と考えることができ、また、データの精
度を基準とすると、同じ精度を小さいＲＡＭ構成で実現
したデータ記憶装置２と考えることができる。
【００３２】第３の実施の形態 前述した第１の実施の形態のデータ記憶装置１は、入力
データのＭＳＢ側の９ビットが同一か否かを検査し、同
一の場合にはデータを８ビットシフトするようにしてい
た。すなわち、この検査ビット数およびシフト量はただ
一通りに固定されていた。しかし、これは入力データに
応じて適応的に設定することができる。入力データのビ
ットの連続量に応じて、いくつかのシフト量を設定でき
る構成のデータ記憶装置について、第３の実施の形態と
して説明する。
データのＭＳＢ側の９ビットが同一か否かを検査し、同
一の場合にはデータを８ビットシフトするようにしてい
た。すなわち、この検査ビット数およびシフト量はただ
一通りに固定されていた。しかし、これは入力データに
応じて適応的に設定することができる。入力データのビ
ットの連続量に応じて、いくつかのシフト量を設定でき
る構成のデータ記憶装置について、第３の実施の形態と
して説明する。
【００３３】図３は、第３の実施の形態のデータ記憶装
置３の構成を示すブロック図である。なおデータ記憶装
置３では、入力される３２ビットのデータを、２０ビッ
トにビット削減して記憶するものとする。
置３の構成を示すブロック図である。なおデータ記憶装
置３では、入力される３２ビットのデータを、２０ビッ
トにビット削減して記憶するものとする。
【００３４】まず、データ記憶装置３の構成について説
明する。データ記憶装置３は、入力レジスタ３１、連続
ビット検出回路３３、シフト量検出回路３５、シフト回
路３７、アドレス生成回路３９、ＲＡＭ４１および出力
レジスタ４３を有する。
明する。データ記憶装置３は、入力レジスタ３１、連続
ビット検出回路３３、シフト量検出回路３５、シフト回
路３７、アドレス生成回路３９、ＲＡＭ４１および出力
レジスタ４３を有する。
【００３５】入力レジスタ３１は、データ記憶装置３に
順次入力される３２ビット（Ａビット）のデータを順に
記憶し、シフト回路３７に出力する。
順次入力される３２ビット（Ａビット）のデータを順に
記憶し、シフト回路３７に出力する。
【００３６】連続ビット検出回路３３は、データ記憶装
置３に順次入力されるデータについてＭＳＢより順に走
査して、ＭＳＢと同じ値のビットが連続している領域を
検出し、検出した連続量ｎをシフト量検出回路３５に出
力する。なお、同じ値のビットの連続の検出は、最大１
３ビットまで行なうものとする。
置３に順次入力されるデータについてＭＳＢより順に走
査して、ＭＳＢと同じ値のビットが連続している領域を
検出し、検出した連続量ｎをシフト量検出回路３５に出
力する。なお、同じ値のビットの連続の検出は、最大１
３ビットまで行なうものとする。
【００３７】シフト量検出回路３５は、連続ビット検出
回路３３より入力される同一の値のビットの連続量ｎに
基づいて、シフト量検出回路３５内に保持するたとえば
表１に示すようなテーブルに基づいてデータのシフト量
Ｓを検出し、シフト回路３７に出力する。また、そのテ
ーブルに基づいてそのシフト量を示すラベル値Ｌを検出
して、シフト回路３７からＲＡＭ４１へのデータの書き
込みに同期してＲＡＭ４１に出力する。
回路３３より入力される同一の値のビットの連続量ｎに
基づいて、シフト量検出回路３５内に保持するたとえば
表１に示すようなテーブルに基づいてデータのシフト量
Ｓを検出し、シフト回路３７に出力する。また、そのテ
ーブルに基づいてそのシフト量を示すラベル値Ｌを検出
して、シフト回路３７からＲＡＭ４１へのデータの書き
込みに同期してＲＡＭ４１に出力する。
【００３８】
【表１】（表１）
【００３９】シフト回路３７は、シフト量検出回路３５
から入力されるシフト量だけ、入力レジスタ１１より入
力される３２ビットのデータをＭＳＢ側にシフトし、上
位２０ビット（Ｑビット）を選択して、ＲＡＭ１９に出
力する。
から入力されるシフト量だけ、入力レジスタ１１より入
力される３２ビットのデータをＭＳＢ側にシフトし、上
位２０ビット（Ｑビット）を選択して、ＲＡＭ１９に出
力する。
【００４０】アドレス生成回路３９は、図示せぬ制御装
置により制御され、ＲＡＭ４１にデータを記憶するアド
レス、あるいは、ＲＡＭ４１よりデータを読み出すアド
レスを生成し、ＲＡＭ４１に印加する。
置により制御され、ＲＡＭ４１にデータを記憶するアド
レス、あるいは、ＲＡＭ４１よりデータを読み出すアド
レスを生成し、ＲＡＭ４１に印加する。
【００４１】ＲＡＭ４１は、図示せぬ制御装置より入力
される制御信号に基づいて、アドレス生成回路１７より
入力されるアドレスに対する、データの書き込みまたは
データの読み出しを行なう。ＲＡＭ４１には、シフト回
路３７より入力される２０ビットのデータ、および、デ
ータのシフト量を示すラベルである２ビットのデータが
入力され、この２２ビットのデータを記憶する。また、
データの読み出しの際には、この２２ビットのデータを
読み出し、出力レジスタ４３に出力する。
される制御信号に基づいて、アドレス生成回路１７より
入力されるアドレスに対する、データの書き込みまたは
データの読み出しを行なう。ＲＡＭ４１には、シフト回
路３７より入力される２０ビットのデータ、および、デ
ータのシフト量を示すラベルである２ビットのデータが
入力され、この２２ビットのデータを記憶する。また、
データの読み出しの際には、この２２ビットのデータを
読み出し、出力レジスタ４３に出力する。
【００４２】出力レジスタ４３は、ＲＡＭ４１より読み
出されたデータを一時的に記憶し、２０ビットの出力デ
ータ、および、２ビットのシフト量を示すラベルを出力
する。
出されたデータを一時的に記憶し、２０ビットの出力デ
ータ、および、２ビットのシフト量を示すラベルを出力
する。
【００４３】次に、このような構成のデータ記憶装置３
の動作について説明する。データ記憶装置３に入力され
た３２ビットのデータは、入力レジスタ３１に記憶され
るとともに、連続ビット検出回路３３に入力され、ＭＳ
Ｂからの同じ値のビットの連続量ｎが検出される。この
連続量ｎに基づいて、シフト量検出回路３５において表
１に示したようなテーブルが参照され、シフト量Ｓおよ
びそのシフト量を示すラベル値Ｌが決定される。そし
て、シフト回路３７において、シフト量検出回路３５に
おいて決定されたシフト量Ｓにより、入力レジスタ３１
に記憶されている入力データをＭＳＢ側にシフトし、上
位の２０ビットを選択してＲＡＭ４１に出力する。
の動作について説明する。データ記憶装置３に入力され
た３２ビットのデータは、入力レジスタ３１に記憶され
るとともに、連続ビット検出回路３３に入力され、ＭＳ
Ｂからの同じ値のビットの連続量ｎが検出される。この
連続量ｎに基づいて、シフト量検出回路３５において表
１に示したようなテーブルが参照され、シフト量Ｓおよ
びそのシフト量を示すラベル値Ｌが決定される。そし
て、シフト回路３７において、シフト量検出回路３５に
おいて決定されたシフト量Ｓにより、入力レジスタ３１
に記憶されている入力データをＭＳＢ側にシフトし、上
位の２０ビットを選択してＲＡＭ４１に出力する。
【００４４】ＲＡＭ４１は、シフト回路３７より入力さ
れる２０ビットのデータ、および、シフト量検出回路３
５より入力される２ビットのシフト量Ｓを示すラベル値
Ｌが、ＲＡＭ１９の、アドレス生成回路１７において生
成されたアドレスに記憶される。ＲＡＭ１９に記憶され
たデータは、適宜読み出され、出力レジスタ４３に一旦
記憶された後、２０ビットのデータおよびシフト量を示
す２ビットのラベル値として出力される。なお、出力し
たデータの最終的な桁合わせ、調整は、データ記憶装置
３の後段に配置される所望のデータ処理回路において、
表１に相当するテーブルを参照することによりそのシフ
ト量を検出し行なわれることになる。
れる２０ビットのデータ、および、シフト量検出回路３
５より入力される２ビットのシフト量Ｓを示すラベル値
Ｌが、ＲＡＭ１９の、アドレス生成回路１７において生
成されたアドレスに記憶される。ＲＡＭ１９に記憶され
たデータは、適宜読み出され、出力レジスタ４３に一旦
記憶された後、２０ビットのデータおよびシフト量を示
す２ビットのラベル値として出力される。なお、出力し
たデータの最終的な桁合わせ、調整は、データ記憶装置
３の後段に配置される所望のデータ処理回路において、
表１に相当するテーブルを参照することによりそのシフ
ト量を検出し行なわれることになる。
【００４５】このように、本実施の形態のデータ記憶装
置３によれば、ＭＳＢ側の同一ビット値の連続量に応じ
て、換言すればデータの絶対値の小ささに応じて、複数
のシフト量より適切なシフト量を選択してデータのシフ
トを行なうようにしている。したがって、メモリに記憶
するデータのビット長を制限する際の、絶対値が０に近
い小さいデータに対する精度劣化を、より適切に削減す
ることができ、デジタルデータ全体の精度劣化を効率的
に抑制できる。また、ＲＡＭ４１にデータとともに記憶
するデータのシフト量を示すデータは、ラベルを用いた
２ビットの情報なので、このような処理を行なうことに
よるＲＡＭ４１の記憶容量の増大を極力抑えることがで
きる。
置３によれば、ＭＳＢ側の同一ビット値の連続量に応じ
て、換言すればデータの絶対値の小ささに応じて、複数
のシフト量より適切なシフト量を選択してデータのシフ
トを行なうようにしている。したがって、メモリに記憶
するデータのビット長を制限する際の、絶対値が０に近
い小さいデータに対する精度劣化を、より適切に削減す
ることができ、デジタルデータ全体の精度劣化を効率的
に抑制できる。また、ＲＡＭ４１にデータとともに記憶
するデータのシフト量を示すデータは、ラベルを用いた
２ビットの情報なので、このような処理を行なうことに
よるＲＡＭ４１の記憶容量の増大を極力抑えることがで
きる。
【００４６】第４の実施の形態 前述した第３の実施の形態のデータ記憶装置３において
は、入力データのＭＳＢ側のビットの連続状態に基づい
て、適切なシフト量を選択してデータのシフトを行うよ
うにしている。しかし、ビットの連続状態に基づいて決
定される最適なシフト量でシフトを行なうようにするの
が、精度劣化を抑える点からは最も好ましい。そのよう
な構成のデータ記憶装置について、第４の実施の形態と
して説明する。
は、入力データのＭＳＢ側のビットの連続状態に基づい
て、適切なシフト量を選択してデータのシフトを行うよ
うにしている。しかし、ビットの連続状態に基づいて決
定される最適なシフト量でシフトを行なうようにするの
が、精度劣化を抑える点からは最も好ましい。そのよう
な構成のデータ記憶装置について、第４の実施の形態と
して説明する。
【００４７】図４は、第４の実施の形態のデータ記憶装
置４の構成を示すブロック図である。データ記憶装置４
は、入力レジスタ３１、連続ビット検出回路３３、エン
コーダ４５、シフト回路３７、アドレス生成回路３９、
ＲＡＭ４１および出力レジスタ４３を有する。入力レジ
スタ３１、連続ビット検出回路３３、シフト回路３７、
アドレス生成回路３９および出力レジスタ４３の構成お
よび動作は、前述した第３の実施の形態の構成および動
作と同じなので、その説明は省略する。
置４の構成を示すブロック図である。データ記憶装置４
は、入力レジスタ３１、連続ビット検出回路３３、エン
コーダ４５、シフト回路３７、アドレス生成回路３９、
ＲＡＭ４１および出力レジスタ４３を有する。入力レジ
スタ３１、連続ビット検出回路３３、シフト回路３７、
アドレス生成回路３９および出力レジスタ４３の構成お
よび動作は、前述した第３の実施の形態の構成および動
作と同じなので、その説明は省略する。
【００４８】エンコーダ４５は、連続ビット検出回路３
３より出力される同一値ビットの連続量ｎに対して、ｎ
−１の値を算出し、その値をエンコードしてデータのシ
フト量を示す数値データを生成して、シフト回路３７お
よびＲＡＭ４１に出力する。前述したように、連続ビッ
ト検出回路３３からは、１〜１３の値が出力されるの
で、エンコーダ４５でエンコードしたデータは４ビット
のデータとなる。
３より出力される同一値ビットの連続量ｎに対して、ｎ
−１の値を算出し、その値をエンコードしてデータのシ
フト量を示す数値データを生成して、シフト回路３７お
よびＲＡＭ４１に出力する。前述したように、連続ビッ
ト検出回路３３からは、１〜１３の値が出力されるの
で、エンコーダ４５でエンコードしたデータは４ビット
のデータとなる。
【００４９】ＲＡＭ４１は、シフト回路３７より入力さ
れる２０ビットのデータ、および、エンコーダ４５より
入力される４ビットのシフト量Ｓを、アドレス生成回路
１７において生成されたアドレスに記憶する。
れる２０ビットのデータ、および、エンコーダ４５より
入力される４ビットのシフト量Ｓを、アドレス生成回路
１７において生成されたアドレスに記憶する。
【００５０】このような構成のデータ記憶装置４におい
ては、連続ビット検出回路３３において入力データに対
してＭＳＢからの同じ値のビットの連続量ｎが検出さ
れ、エンコーダ４５においてｎ−１の値がエンコードさ
れてシフト量Ｓを直接に示す数値データが生成される。
そして、シフト回路３７において、このシフト量Ｓによ
り、入力レジスタ３１に記憶されている入力データをＭ
ＳＢ側にシフトし、上位の２０ビットを選択してＲＡＭ
４１に出力する。またＲＡＭ４１は、シフト回路３７よ
り入力される２０ビットのデータ、および、エンコーダ
４５より入力される４ビットのシフト量Ｓをアドレス生
成回路１７において生成されたアドレスに記憶する。Ｒ
ＡＭ１９に記憶されたデータは、適宜読み出され、出力
レジスタ４３に一旦記憶された後、２０ビットのデータ
および４ビットのシフト量Ｓとして出力される。
ては、連続ビット検出回路３３において入力データに対
してＭＳＢからの同じ値のビットの連続量ｎが検出さ
れ、エンコーダ４５においてｎ−１の値がエンコードさ
れてシフト量Ｓを直接に示す数値データが生成される。
そして、シフト回路３７において、このシフト量Ｓによ
り、入力レジスタ３１に記憶されている入力データをＭ
ＳＢ側にシフトし、上位の２０ビットを選択してＲＡＭ
４１に出力する。またＲＡＭ４１は、シフト回路３７よ
り入力される２０ビットのデータ、および、エンコーダ
４５より入力される４ビットのシフト量Ｓをアドレス生
成回路１７において生成されたアドレスに記憶する。Ｒ
ＡＭ１９に記憶されたデータは、適宜読み出され、出力
レジスタ４３に一旦記憶された後、２０ビットのデータ
および４ビットのシフト量Ｓとして出力される。
【００５１】このように、本実施の形態のデータ記憶装
置４によれば、ＭＳＢ側の同一ビット値の連続量に応じ
た最適なシフト量によりデータのシフトを行なうように
している。したがって、メモリに記憶するデータのビッ
ト長を制限する際の、絶対値が０に近い小さいデータに
対する精度劣化を、最適に抑えることができる。
置４によれば、ＭＳＢ側の同一ビット値の連続量に応じ
た最適なシフト量によりデータのシフトを行なうように
している。したがって、メモリに記憶するデータのビッ
ト長を制限する際の、絶対値が０に近い小さいデータに
対する精度劣化を、最適に抑えることができる。
【００５２】変形例 なお、本発明は本実施の形態に限られるものではなく、
任意好適な種々の改変が可能である。たとえば、前述し
た各実施の形態で仮に設定した入力データのビット幅
Ａ、ＲＡＭの記憶データビット幅Ｑ、検出する同じ値の
ビットの連続量ｎ、その最大検出範囲などは、回路の仕
様および求められる計算精度に応じて決められるべきも
のであって、何ら限定されるものではない。また、デジ
タルデータの形式として、２'sコンプリメント形式の場
合で説明したが、これに限定されるものではなく、同様
の上位シフトが可能なすべてのデータ形式での採用が可
能である。また、ビットを削減する方法として、切り捨
ての場合で説明しているが、切り捨てではなく、いわゆ
る丸めを併用することもありうる。
任意好適な種々の改変が可能である。たとえば、前述し
た各実施の形態で仮に設定した入力データのビット幅
Ａ、ＲＡＭの記憶データビット幅Ｑ、検出する同じ値の
ビットの連続量ｎ、その最大検出範囲などは、回路の仕
様および求められる計算精度に応じて決められるべきも
のであって、何ら限定されるものではない。また、デジ
タルデータの形式として、２'sコンプリメント形式の場
合で説明したが、これに限定されるものではなく、同様
の上位シフトが可能なすべてのデータ形式での採用が可
能である。また、ビットを削減する方法として、切り捨
ての場合で説明しているが、切り捨てではなく、いわゆ
る丸めを併用することもありうる。
【００５３】
【発明の効果】このように本発明によれば、絶対値の小
さいデータを、データの切り捨てや丸めあるいは演算回
路のビット長制限を行なってもデータの精度劣化を抑制
することができるデータ形式に変換するデータ変換装置
を提供することができる。また、そのように変換された
データを元のデータに戻すデータ変換装置を提供するこ
とができる。さらに、絶対値の小さいデータを精度劣化
を抑制しながらビット長制限を行なって記憶するデータ
記憶装置とその方法を提供することができる。そして、
これらの各装置および方法を用いることにより、処理す
るデジタルデータ全体の精度劣化を効果的に抑制でき
る。
さいデータを、データの切り捨てや丸めあるいは演算回
路のビット長制限を行なってもデータの精度劣化を抑制
することができるデータ形式に変換するデータ変換装置
を提供することができる。また、そのように変換された
データを元のデータに戻すデータ変換装置を提供するこ
とができる。さらに、絶対値の小さいデータを精度劣化
を抑制しながらビット長制限を行なって記憶するデータ
記憶装置とその方法を提供することができる。そして、
これらの各装置および方法を用いることにより、処理す
るデジタルデータ全体の精度劣化を効果的に抑制でき
る。
【図１】図１は、本発明の第１の実施の形態のデータ記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図２】図２は、本発明の第２の実施の形態のデータ記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図３】図３は、本発明の第３の実施の形態のデータ記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図４】図４は、本発明の第４の実施の形態のデータ記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
１，２，３，４…データ記憶装置、１１…入力レジス
タ、１３…連続ビット検出回路、１５…シフト回路、１
７…アドレス生成回路、１９…ＲＡＭ、２１…出力レジ
スタ、２３…シフト回路、３１…入力レジスタ、３３…
連続ビット検出回路、３５…シフト量検出回路、３７…
シフト回路、３９…アドレス生成回路、４１…ＲＡＭ、
４３…出力レジスタ、４５…エンコーダ
タ、１３…連続ビット検出回路、１５…シフト回路、１
７…アドレス生成回路、１９…ＲＡＭ、２１…出力レジ
スタ、２３…シフト回路、３１…入力レジスタ、３３…
連続ビット検出回路、３５…シフト量検出回路、３７…
シフト回路、３９…アドレス生成回路、４１…ＲＡＭ、
４３…出力レジスタ、４５…エンコーダ
Claims (11)
- 【請求項１】入力されるビット幅Ａのデータについて、
ＭＳＢと同一の値のビットのＭＳＢからの連続を検出す
る連続ビット検出手段と、 前記検出したＭＳＢと同一の値のビットの連続に基づい
て、その連続量ｐを検出する連続ビット量検出手段と、 前記検出した同一の値のビットの連続量ｐに基づいて決
定される所定のシフト量、前記入力データをＭＳＢ側に
シフトするシフト手段と、 前記シフトされたデータのＭＳＢ側から、入力データの
ビット幅Ａより小さい所定のビット幅Ｑ（Ｑ＜Ａ）を選
択し出力するデータ出力手段と、 前記シフト量が０でない場合に、前記出力されるデータ
がシフトされたデータであることを示すフラグデータを
出力するフラグ出力手段とを有するデータ変換装置。 - 【請求項２】前記シフト手段は、前記検出した同一の値
のビットの連続量ｐが、所定のシフト量ｑに対して（ｑ
＋１）以上であった場合に、前記入力データをＭＳＢ側
にｑビットシフトする請求項１に記載のデータ変換装
置。 - 【請求項３】前記シフト手段は、 前記検出した同一の値のビットの連続量ｐに基づいて、
シフト量ｑを決定するシフト量決定手段と、 前記決定されたシフト量ｑ、前記入力データをＭＳＢ側
にシフトするシフト手段とを有し、 前記フラグ出力手段は、前記シフト量ｑを示すデータを
出力する請求項１に記載のデータ変換装置。 - 【請求項４】前記シフト手段は、前記検出した同一の値
のビットの連続量ｐに基づいて、前記入力データをＭＳ
Ｂ側に（ｐ−１）ビットシフトし、 前記フラグ出力手段は、前記シフト量（ｐ−１）を出力
する請求項１に記載のデータ変換装置。 - 【請求項５】入力されるビット幅Ｑのデータのデータの
ＬＳＢ側に必要に応じて値０のビットを挿入し、当該ビ
ット幅Ｑよりも大きいビット幅Ａ’（Ａ’＞Ｑ）のデー
タに変換するビット拡張手段と、 前記変換されたビット幅Ａ’のデータを、前記データに
対応して入力される当該データがシフトされたデータで
あることを示すフラグデータに基づいて、所定のシフト
量ＬＳＢ側にシフトするシフト手段とを有するデータ変
換装置。 - 【請求項６】入力されるビット幅Ａのデータについて、
ＭＳＢと同一の値のビットのＭＳＢからの連続を検出す
る連続ビット検出手段と、 前記検出したＭＳＢと同一の値のビットの連続に基づい
て、その連続ビット量ｐを検出する連続ビット量検出手
段と、 前記検出した同一の値のビットの連続量ｐに基づいて決
定される所定のシフト量、前記入力データをＭＳＢ側に
シフトするシフト手段と、 前記シフトされたデータのＭＳＢ側から、入力データの
ビット幅Ａより小さい所定のビット幅Ｑ（Ｑ＜Ａ）のデ
ータを選択し記憶するデータ記憶手段と、 前記シフト手段におけるシフト量が０でない場合に、前
記記憶されるデータがシフトされたデータであることを
示すフラグデータを前記記憶されるデータと対応付けて
記憶するフラグ記憶手段とを有するデータ記憶装置。 - 【請求項７】前記シフト手段は、前記検出した同一の値
のビットの連続量ｐが、所定のシフト量ｑに対して（ｑ
＋１）以上であった場合に、前記入力データをＭＳＢ側
にｑビットシフトする請求項６に記載のデータ記憶装
置。 - 【請求項８】前記シフト手段は、 前記検出した同一の値のビットの連続量ｐに基づいて、
シフト量ｑを決定するシフト量決定手段と、 前記決定されたシフト量ｑ、前記入力データをＭＳＢ側
にシフトするシフト手段とを有し、 前記フラグ出力手段は、前記シフト量ｑを示すデータを
出力する請求項６に記載のデータ記憶装置。 - 【請求項９】前記シフト手段は、前記検出した同一の値
のビットの連続量ｐに基づいて、前記入力データをＭＳ
Ｂ側に（ｐ−１）ビットシフトし、 前記フラグ出力手段は、前記シフト量（ｐ−１）を出力
する請求項６に記載のデータ記憶装置。 - 【請求項１０】要求に応じて、前記記憶されたビット幅
Ｑのデータおよび前記記憶されたフラグデータを読み出
す読み出し手段と、 前記読み出されたのデータのＬＳＢ側に必要に応じて値
０のビットを挿入し、 当該ビット幅Ｑよりも大きいビット幅Ａ（Ａ＞Ｑ）のデ
ータに変換するビット拡張手段と、 前記変換されたビット幅Ａのデータを、前記読み出され
たフラグデータに基づいて、所定のシフト量ＬＳＢ側に
シフトするシフト手段とをさらに有する請求項６に記載
のデータ記憶装置。 - 【請求項１１】入力されるビット幅Ａのデータについ
て、ＭＳＢと同一の値のビットのＭＳＢからの連続を検
出し、 前記検出したＭＳＢと同一の値のビットの連続に基づい
て、その連続ビット量ｐを検出し、 前記検出した同一の値のビットの連続量ｐに基づいて決
定される所定のシフト量、前記入力データをＭＳＢ側に
シフトし、 前記シフトされたデータのＭＳＢ側から、入力データの
ビット幅Ａより小さい所定のビット幅Ｑ（Ｑ＜Ａ）を選
択して記憶し、 前記シフト量が０でない場合に、前記記憶されるデータ
がシフトされたデータであることを示すフラグを前記記
憶されるデータと対応付けて記憶するデータ記憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248857A JP2002063022A (ja) | 2000-08-18 | 2000-08-18 | データ変換装置、データ記憶装置とその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248857A JP2002063022A (ja) | 2000-08-18 | 2000-08-18 | データ変換装置、データ記憶装置とその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002063022A true JP2002063022A (ja) | 2002-02-28 |
Family
ID=18738686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248857A Pending JP2002063022A (ja) | 2000-08-18 | 2000-08-18 | データ変換装置、データ記憶装置とその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002063022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012057258A1 (ja) * | 2010-10-29 | 2012-05-03 | 株式会社オーディオテクニカ | デジタル伝送システム、デジタル伝送方法およびデジタル伝送プログラム |
-
2000
- 2000-08-18 JP JP2000248857A patent/JP2002063022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012057258A1 (ja) * | 2010-10-29 | 2012-05-03 | 株式会社オーディオテクニカ | デジタル伝送システム、デジタル伝送方法およびデジタル伝送プログラム |
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