JP3110288B2 - 指数対数変換回路 - Google Patents
指数対数変換回路Info
- Publication number
- JP3110288B2 JP3110288B2 JP07207645A JP20764595A JP3110288B2 JP 3110288 B2 JP3110288 B2 JP 3110288B2 JP 07207645 A JP07207645 A JP 07207645A JP 20764595 A JP20764595 A JP 20764595A JP 3110288 B2 JP3110288 B2 JP 3110288B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- conversion
- output
- exponential
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は計算機の演算装置に
関し、特に指数対数変換演算回路に関する。
関し、特に指数対数変換演算回路に関する。
【０００２】
【従来の技術】従来の演算装置における指数対数変換方
式を、図２を参照して説明する。図２には、従来のプロ
セッサの演算装置の構成がブロック図にて示されてい
る。
式を、図２を参照して説明する。図２には、従来のプロ
セッサの演算装置の構成がブロック図にて示されてい
る。
【０００３】図２を参照して、プロセッサは、ＡＬＵ
（Arithmetic Logic Unit）101、アキュムレータ（「Ａ
ＣＣ」という）102、シフタ103、レジスタ106、マルチ
プレクサ（「ＭＵＸ」という）104、105、内部データバ
ス121、データ線122〜126、221〜224から構成されてい
る。
（Arithmetic Logic Unit）101、アキュムレータ（「Ａ
ＣＣ」という）102、シフタ103、レジスタ106、マルチ
プレクサ（「ＭＵＸ」という）104、105、内部データバ
ス121、データ線122〜126、221〜224から構成されてい
る。
【０００４】ＡＬＵ101は、２４ビット幅の入力データ
の演算を行い、２４ビット幅のデータを出力する算術論
理演算器で、一の入力はデータ線122に接続され、他の
入力はデータ線221に接続され、出力はデータ線123に接
続される。
の演算を行い、２４ビット幅のデータを出力する算術論
理演算器で、一の入力はデータ線122に接続され、他の
入力はデータ線221に接続され、出力はデータ線123に接
続される。
【０００５】ＡＣＣ102は、算術論理演算の演算結果デ
ータを格納しておく２４ビット幅のレジスタで、入力は
データ線124に接続され、出力はデータ線221に接続され
ている。
ータを格納しておく２４ビット幅のレジスタで、入力は
データ線124に接続され、出力はデータ線221に接続され
ている。
【０００６】シフタ103は、左右２４ビットのシフト動
作を行うバレルシフタで、入力はデータ線126に接続さ
れ、シフト量入力はデータ線224に接続され、出力はデ
ータ線222に接続されている。
作を行うバレルシフタで、入力はデータ線126に接続さ
れ、シフト量入力はデータ線224に接続され、出力はデ
ータ線222に接続されている。
【０００７】レジスタ106は、シフタ103のシフト量を保
持するための６ビット幅のレジスタで、入力はデータ線
223に接続され、出力はデータ線224に接続されている。
持するための６ビット幅のレジスタで、入力はデータ線
223に接続され、出力はデータ線224に接続されている。
【０００８】ＭＵＸ104の一の入力はデータ線123に接続
され、他の入力はデータ線222に接続され、出力はデー
タ線124に接続されている。
され、他の入力はデータ線222に接続され、出力はデー
タ線124に接続されている。
【０００９】ＭＵＸ105の一の入力はデータ線125に接続
され、他の入力はデータ線221に接続され、出力はデー
タ線126に接続されている。
され、他の入力はデータ線221に接続され、出力はデー
タ線126に接続されている。
【００１０】内部データバス121には、データ線122，12
5，221，223が接続されている。
5，221，223が接続されている。
【００１１】シフタ103のシフト量を示すデータは、デ
ータバス121上で上位側に位置づけられており、レジス
タ106に入力されるデータ線223はデータバス121の上位
６ビットに接続されている。
ータバス121上で上位側に位置づけられており、レジス
タ106に入力されるデータ線223はデータバス121の上位
６ビットに接続されている。
【００１２】また、図２には図示されていないが、プロ
セッサの演算装置にはさらに、命令メモリ、制御ブロッ
ク、データＲＡＭ、乗算器、入出力ポート等の各種周辺
ブロックが含まれる。
セッサの演算装置にはさらに、命令メモリ、制御ブロッ
ク、データＲＡＭ、乗算器、入出力ポート等の各種周辺
ブロックが含まれる。
【００１３】この種の従来の演算装置において、対数変
換、あるいは指数変換を行う場合には、テーブル参照を
行う手法、あるいは多項式に展開し数値演算を行う手法
が取られてきた。
換、あるいは指数変換を行う場合には、テーブル参照を
行う手法、あるいは多項式に展開し数値演算を行う手法
が取られてきた。
【００１４】数値演算を行う場合においては、特に対数
変換を行おうとするデータを指数部と仮数部に分け、指
数部と仮数部を別々に対数変換し、後からこれらのデー
タを足し合わせることによって対数変換値を求める手法
も取られてきている。
変換を行おうとするデータを指数部と仮数部に分け、指
数部と仮数部を別々に対数変換し、後からこれらのデー
タを足し合わせることによって対数変換値を求める手法
も取られてきている。
【００１５】例えば変換対象の値をＸとして、変換の手
順を示す。
順を示す。
【００１６】まず、Ｘを、Ｘ＝２E×Ｘ′（０．５≦
Ｘ′＜１）とおき、Ｘ″＝Ｘ′−１とした場合Ｌｏｇe
Ｘは以下の近似式（１）で求められる。
Ｘ′＜１）とおき、Ｘ″＝Ｘ′−１とした場合Ｌｏｇe
Ｘは以下の近似式（１）で求められる。
【００１７】
【数１】
【００１８】数値Ｅは変換対象の値を左に１ビットずつ
シフトし、数値がオーバーフローしたか否かを判定し、
オーバーフローする前までのシフト回数をカウントする
ことによって求め、このときのシフトされたデータを
Ｘ′とし、このデータＸ′に対して上式（１）の第２項
の演算を行うことによって対数変換を行う。
シフトし、数値がオーバーフローしたか否かを判定し、
オーバーフローする前までのシフト回数をカウントする
ことによって求め、このときのシフトされたデータを
Ｘ′とし、このデータＸ′に対して上式（１）の第２項
の演算を行うことによって対数変換を行う。
【００１９】例えば２４ビット長のデータに対する変換
を行う場合には、シフト動作だけで、最大２４ステップ
の命令サイクルを必要とする。
を行う場合には、シフト動作だけで、最大２４ステップ
の命令サイクルを必要とする。
【００２０】また、この指数部と仮数部に分割した後の
各々の対数変換自体もテーブル参照で行うといった手法
も提案されている（例えば特開昭６３−１９０３７号公
報参照）。
各々の対数変換自体もテーブル参照で行うといった手法
も提案されている（例えば特開昭６３−１９０３７号公
報参照）。
【００２１】一方、指数変換を行う場合について、変換
対象データをＥとした場合の変換方式を説明する。
対象データをＥとした場合の変換方式を説明する。
【００２２】Ｅ＝Ｅ′＋ｚ（Ｅ′≦−０．５または０．
５＜Ｅ′）とおくと、ｅｘｐ（Ｅ）は下記の近似式
（２）で求められる。
５＜Ｅ′）とおくと、ｅｘｐ（Ｅ）は下記の近似式
（２）で求められる。
【００２３】
【数２】
【００２４】
【発明が解決しようとする課題】この従来の演算装置に
おける対数変換、指数変換では変換データを正規化する
ためにシフト動作が必要となり、プロセッサの処理ステ
ップ数を増大させてしまうという問題があった。
おける対数変換、指数変換では変換データを正規化する
ためにシフト動作が必要となり、プロセッサの処理ステ
ップ数を増大させてしまうという問題があった。
【００２５】プロセッサの処理ステップ数の増大を回避
するため専用の正規化回路を備えた場合、回路規模を大
幅に増大させてしまうという問題が生じる。
するため専用の正規化回路を備えた場合、回路規模を大
幅に増大させてしまうという問題が生じる。
【００２６】また、正規化後のデータに関し、整数部
分、小数部分それぞれについて変換処理が必要となり、
特に数値演算により近似データを求める場合において
は、自乗データ、三乗データ等が必要となり、乗算器を
内蔵したＤＳＰ（デジタルシグナルプロセッサ）等にお
いても演算処理ステップ数を増大させてしまうという問
題があった。
分、小数部分それぞれについて変換処理が必要となり、
特に数値演算により近似データを求める場合において
は、自乗データ、三乗データ等が必要となり、乗算器を
内蔵したＤＳＰ（デジタルシグナルプロセッサ）等にお
いても演算処理ステップ数を増大させてしまうという問
題があった。
【００２７】さらに、前記特開昭６３−１９０３７号公
報等に示されるように、変換をテーブル参照により行う
方法も提案されているが、指数部分、仮数部分それぞれ
にテーブルを持つ必要があり、テーブル自体のハードウ
ェア量を増加させると共に、テーブル空間を２つ必要と
するためにテーブル空間の制御論理回路の増大を招くと
いう問題があった。そして、対数変換に対しては対処さ
れているものの、指数変換には対処されていない。ま
た、基底が１０の常用対数、基底がｅの自然対数に変換
を行う必要がある場合には、それぞれのテーブルを持つ
必要があるという問題があった。
報等に示されるように、変換をテーブル参照により行う
方法も提案されているが、指数部分、仮数部分それぞれ
にテーブルを持つ必要があり、テーブル自体のハードウ
ェア量を増加させると共に、テーブル空間を２つ必要と
するためにテーブル空間の制御論理回路の増大を招くと
いう問題があった。そして、対数変換に対しては対処さ
れているものの、指数変換には対処されていない。ま
た、基底が１０の常用対数、基底がｅの自然対数に変換
を行う必要がある場合には、それぞれのテーブルを持つ
必要があるという問題があった。
【００２８】従って、本発明は上記問題点を解消し、指
数対数変換処理において、ハードウェア量の増大を極力
抑え、対数変換・指数変換を行なうようにした演算装置
を提供することを目的とする。
数対数変換処理において、ハードウェア量の増大を極力
抑え、対数変換・指数変換を行なうようにした演算装置
を提供することを目的とする。
【００２９】
【課題を解決するための手段】前記目的を達成するため
本発明は、入力データに対し、指数部データと仮数部デ
ータに分割し、浮動小数点形式のデータに変換する正規
化手段と、前記仮数部データを入力しテーブル参照を行
うことにより変換を行うテーブル変換手段と、を備えた
ことを特徴とする指数対数変換回路を提供する。
本発明は、入力データに対し、指数部データと仮数部デ
ータに分割し、浮動小数点形式のデータに変換する正規
化手段と、前記仮数部データを入力しテーブル参照を行
うことにより変換を行うテーブル変換手段と、を備えた
ことを特徴とする指数対数変換回路を提供する。
【００３０】本発明においては、好ましくは、対数変換
後のデータ及び指数変換の入力データの小数点位置を、
前記指数部データが上位に割り付けられ、該指数部デー
タの最下位ビット位置とすることを特徴とする。
後のデータ及び指数変換の入力データの小数点位置を、
前記指数部データが上位に割り付けられ、該指数部デー
タの最下位ビット位置とすることを特徴とする。
【００３１】また、本発明においては、好ましくは、前
記テーブル変換手段の出力データの小数点位置を、前記
指数対数変換回路の変換後のデータの小数点位置と同じ
位置とし、前記指数部データと、前記テーブル変換手段
の出力データとの和を対数変換結果とすることを特徴と
する。
記テーブル変換手段の出力データの小数点位置を、前記
指数対数変換回路の変換後のデータの小数点位置と同じ
位置とし、前記指数部データと、前記テーブル変換手段
の出力データとの和を対数変換結果とすることを特徴と
する。
【００３２】上記構成のもと、本発明によれば、入力デ
ータの正規化回路を有するが、この正規化回路のうちデ
ータシフトを行う部分に関しては既存のシフトを流用す
ることによって、回路規模の増大をスケールデコーダの
追加分のみに抑え、シフト動作に費やす命令実行サイク
ルをわずか１サイクルに抑えている。
ータの正規化回路を有するが、この正規化回路のうちデ
ータシフトを行う部分に関しては既存のシフトを流用す
ることによって、回路規模の増大をスケールデコーダの
追加分のみに抑え、シフト動作に費やす命令実行サイク
ルをわずか１サイクルに抑えている。
【００３３】また、本発明によれば、対数変換後のデー
タ、あるいは指数変換対象のデータの小数点位置を暫定
的に通常のデータの小数点位置からずらすことにより、
正規化後のデータの指数部分をそのまま正数データとし
て扱い、仮数部分を、予め小数点位置をずらした状態で
書き込まれているテーブルの参照により変換し、この変
換後のデータを指数部分のデータと足し合わせることに
よって変換を行うため、指数部分の変換を行う必要がな
い。
タ、あるいは指数変換対象のデータの小数点位置を暫定
的に通常のデータの小数点位置からずらすことにより、
正規化後のデータの指数部分をそのまま正数データとし
て扱い、仮数部分を、予め小数点位置をずらした状態で
書き込まれているテーブルの参照により変換し、この変
換後のデータを指数部分のデータと足し合わせることに
よって変換を行うため、指数部分の変換を行う必要がな
い。
【００３４】
【発明の実施の形態】図面を参照して、本発明の実施例
を以下に説明する。図１は本発明の一実施形態の構成を
示すブロック図である。
を以下に説明する。図１は本発明の一実施形態の構成を
示すブロック図である。
【００３５】図１を参照して、本実施形態は、ＡＬＵ10
1、アキュムレータ（「ＡＣＣ」という）102、シフタ10
3、レジスタ106，109、マルチプレクサ（「ＭＵＸ」と
いう）104，105，108、スケールデコーダ（最上位ビッ
ト検出回路）107、指数対数テーブル110、内部データバ
ス121、データ線122，123，124，125，126，127，128，
129，130，131，132，133，134，135から構成されてい
る。
1、アキュムレータ（「ＡＣＣ」という）102、シフタ10
3、レジスタ106，109、マルチプレクサ（「ＭＵＸ」と
いう）104，105，108、スケールデコーダ（最上位ビッ
ト検出回路）107、指数対数テーブル110、内部データバ
ス121、データ線122，123，124，125，126，127，128，
129，130，131，132，133，134，135から構成されてい
る。
【００３６】ＡＬＵ101は、２４ビット幅の入力データ
の演算を行い２４ビット幅のデータを出力する算術論理
演算器で、一の入力はデータ線122に接続され、他の入
力はデータ線127に接続され、出力はデータ線123に接続
されている。
の演算を行い２４ビット幅のデータを出力する算術論理
演算器で、一の入力はデータ線122に接続され、他の入
力はデータ線127に接続され、出力はデータ線123に接続
されている。
【００３７】ＡＣＣ102は、算術論理演算の演算結果デ
ータを格納しておく２４ビット幅のレジスタで、入力は
データ線124に接続され、出力はデータ線127に接続され
ている。
ータを格納しておく２４ビット幅のレジスタで、入力は
データ線124に接続され、出力はデータ線127に接続され
ている。
【００３８】シフタ103は、左右２４ビットのシフト動
作を行うバレルシフタで、入力はデータ線126に接続さ
れ、シフト量入力はデータ線131に接続され、出力はデ
ータ線134に接続されている。
作を行うバレルシフタで、入力はデータ線126に接続さ
れ、シフト量入力はデータ線131に接続され、出力はデ
ータ線134に接続されている。
【００３９】レジスタ１０６は、シフタ１０３のシフト
量を保持するための６ビット幅のレジスタで、入力はデ
ータ線１３０に接続され、出力はデータ線１３１に接続
されている。
量を保持するための６ビット幅のレジスタで、入力はデ
ータ線１３０に接続され、出力はデータ線１３１に接続
されている。
【００４０】レジスタ109は、指数対数テーブルのテー
ブルアドレスを保持するための８ビット幅のレジスタ
で、入力はデータ線135に接続され、出力はデータ線132
に接続されている。
ブルアドレスを保持するための８ビット幅のレジスタ
で、入力はデータ線135に接続され、出力はデータ線132
に接続されている。
【００４１】スケールデコーダ（最上位ビット検出回
路）１０７は、入力される２４ビットのデータの最初に
“１”が立っているビット位置が何ビット目であるかを
検出する回路で、入力はデータ線１２７に接続され、出
力にデータ線１２９に接続されている。
路）１０７は、入力される２４ビットのデータの最初に
“１”が立っているビット位置が何ビット目であるかを
検出する回路で、入力はデータ線１２７に接続され、出
力にデータ線１２９に接続されている。
【００４２】指数対数テーブル110は、入力されるデー
タをアドレス入力として、それに対応する指数変換デー
タあるいは対数変換データを出力するための指数対数そ
れぞれ１２８ワードずつを備えたテーブルであり、テー
ブルアドレス入力はデータ線132に接続され、出力はデ
ータ線133に接続されている。
タをアドレス入力として、それに対応する指数変換デー
タあるいは対数変換データを出力するための指数対数そ
れぞれ１２８ワードずつを備えたテーブルであり、テー
ブルアドレス入力はデータ線132に接続され、出力はデ
ータ線133に接続されている。
【００４３】ＭＵＸ104の一の入力はデータ線123に接続
され、他の入力はデータ線134に接続され、出力はデー
タ線124に接続されている。
され、他の入力はデータ線134に接続され、出力はデー
タ線124に接続されている。
【００４４】ＭＵＸ105の一の入力はデータ線125に接続
され、他の入力はデータ線127に接続され、出力はデー
タ線126に接続されている。
され、他の入力はデータ線127に接続され、出力はデー
タ線126に接続されている。
【００４５】ＭＵＸ108の一の入力はデータ線128に接続
され、他の入力はデータ線129に接続され、出力はデー
タ線130に接続されている。
され、他の入力はデータ線129に接続され、出力はデー
タ線130に接続されている。
【００４６】内部データバス121には、データ線122，12
5，127，133が接続されている。
5，127，133が接続されている。
【００４７】２４ビット側のデータ線134のうち上位８
ビットがデータ線135に接続されている。
ビットがデータ線135に接続されている。
【００４８】シフタ103のシフト量を示すデータはデー
タバス121上で、上位側に位置づけられ、データ線131，
128はデータバス121の上位６ビットに接続されている。
タバス121上で、上位側に位置づけられ、データ線131，
128はデータバス121の上位６ビットに接続されている。
【００４９】また、図１には図示されていないが、本装
置内には、命令メモリ、制御ブロック、テーブルＲＡ
Ｍ、乗算器や、入出力ポート等の周辺ブロックが含まれ
る。
置内には、命令メモリ、制御ブロック、テーブルＲＡ
Ｍ、乗算器や、入出力ポート等の周辺ブロックが含まれ
る。
【００５０】まず、本実施形態における、通常のデータ
演算実行（指数変換、対数変換演算以外の演算）の際の
動作を説明する。
演算実行（指数変換、対数変換演算以外の演算）の際の
動作を説明する。
【００５１】通常演算を行う場合には、不図示のデータ
ＲＡＭ等からデータバス121を経由して、データ線122に
演算データが入力される。
ＲＡＭ等からデータバス121を経由して、データ線122に
演算データが入力される。
【００５２】ＡＬＵ１０１では、制御ブロック（不図
示）からの制御信号に従い、データ線１２２，１２７か
ら入力されるデータに対して算術論理演算を行い、演算
結果をデータ線１２３に出力する。
示）からの制御信号に従い、データ線１２２，１２７か
ら入力されるデータに対して算術論理演算を行い、演算
結果をデータ線１２３に出力する。
【００５３】ＭＵＸ104では、不図示の制御信号に従
い、データ線123のデータをデータ線124に出力し、ＡＣ
Ｃ102に演算結果が格納されることとなる。
い、データ線123のデータをデータ線124に出力し、ＡＣ
Ｃ102に演算結果が格納されることとなる。
【００５４】また、シフト操作を行う場合には、データ
線128、ＭＵＸ108データ線130を経由してシフト量を示
すデータがレジスタ106に格納される。
線128、ＭＵＸ108データ線130を経由してシフト量を示
すデータがレジスタ106に格納される。
【００５５】データ線127を経由してＡＣＣ102に保持さ
れるデータ、あるいは、データ線125を経由して不図示
のデータＲＡＭ等から送られたデータが、ＭＵＸ105を
介してシフタ103に入力され、レジスタ106に保持される
データ（シフト量）に従いシフト操作が行われ、データ
線134を経由して、ＡＣＣ102に結果データが格納される
こととなる。
れるデータ、あるいは、データ線125を経由して不図示
のデータＲＡＭ等から送られたデータが、ＭＵＸ105を
介してシフタ103に入力され、レジスタ106に保持される
データ（シフト量）に従いシフト操作が行われ、データ
線134を経由して、ＡＣＣ102に結果データが格納される
こととなる。
【００５６】これら操作を繰り返すことにより、所望の
データ演算処理を行う。
データ演算処理を行う。
【００５７】次に、指数変換、対数変換を行う際の動作
説明を行う。
説明を行う。
【００５８】まず、対数変換を行う場合、ＡＣＣ102に
保持されるデータがデータ線127を経由してスケールデ
コーダ（正規化回路）107に入力され、スケールデコー
ダ107の出力データがレジスタ106に格納される。
保持されるデータがデータ線127を経由してスケールデ
コーダ（正規化回路）107に入力され、スケールデコー
ダ107の出力データがレジスタ106に格納される。
【００５９】また、ＡＣＣ102上のデータは、さらにＭ
ＵＸ105及びデータ線126を経由してシフタ103にも入力
され、レジスタ106上のデータ（シフト量）に従いシフ
ト操作を行い、データ線134にシフト後のデータが出力
される。
ＵＸ105及びデータ線126を経由してシフタ103にも入力
され、レジスタ106上のデータ（シフト量）に従いシフ
ト操作を行い、データ線134にシフト後のデータが出力
される。
【００６０】このうち上位８ビットは、データ線135を
経由してレジスタ109に格納される。
経由してレジスタ109に格納される。
【００６１】また、レジスタ106に保持されるデータは
データバス121、ＡＬＵ101経由でＡＣＣ102に書き込ま
れ、逆数を算出する演算を行う。
データバス121、ＡＬＵ101経由でＡＣＣ102に書き込ま
れ、逆数を算出する演算を行う。
【００６２】テーブル110は、レジスタ109に格納された
データに従い２４ビットのテーブルデータをデータバス
121経由でＡＬＵ101に転送し、予めＡＣＣ102にて正負
の反転を行ったデータとの加算を行う。
データに従い２４ビットのテーブルデータをデータバス
121経由でＡＬＵ101に転送し、予めＡＣＣ102にて正負
の反転を行ったデータとの加算を行う。
【００６３】一方、指数変換を行う場合には、ＡＣＣ10
2上に保持されるデータをシフタ103により右５ビットシ
フトを行い、シフタ103の出力データのうち上位８ビッ
トをデータ線135を介してレジスタ109にテーブルアドレ
スとして入力し、同時に今度は先のＡＣＣ102上のデー
タのうち上位６ビットに「−１」を加えたデータをレジ
スタ106に転送する。
2上に保持されるデータをシフタ103により右５ビットシ
フトを行い、シフタ103の出力データのうち上位８ビッ
トをデータ線135を介してレジスタ109にテーブルアドレ
スとして入力し、同時に今度は先のＡＣＣ102上のデー
タのうち上位６ビットに「−１」を加えたデータをレジ
スタ106に転送する。
【００６４】テーブル110の出力をデータバス121、デー
タ線125、ＭＵＸ105、及びデータ線126経由でシフタ103
に入力し、レジスタ106に保持されるデータに従い左シ
フトを行うことにより指数変換を行うことが可能とな
る。
タ線125、ＭＵＸ105、及びデータ線126経由でシフタ103
に入力し、レジスタ106に保持されるデータに従い左シ
フトを行うことにより指数変換を行うことが可能とな
る。
【００６５】この一連の動作を実際にデータを用いて説
明する。
明する。
【００６６】まず、通常、演算装置内で扱える２進数に
おける、基底を１０（常用対数の場合にはｅ）とする対
数変換の方法を説明する。扱う数値は、２４ビット符号
付き固定小数点表現の数値とする。
おける、基底を１０（常用対数の場合にはｅ）とする対
数変換の方法を説明する。扱う数値は、２４ビット符号
付き固定小数点表現の数値とする。
【００６７】数値Ｘ（＞０）に対して対数変換を行う
際、まず以下の変換を行う。
際、まず以下の変換を行う。
【００６８】
【数３】
【００６９】ここで、１／Ｌｏｇ2Ｘは固定値であり、
Ｌｏｇ2Ｘを求めた後に不図示の乗算器にて乗算すれば
よい。
Ｌｏｇ2Ｘを求めた後に不図示の乗算器にて乗算すれば
よい。
【００７０】また、Ｌｏｇ2Ｘは次式（４）のように変
形される。
形される。
【００７１】
【数４】
【００７２】すなわち、データＸの最初に“１”が立っ
ている位置が、第２ビット（ＭＳＢの次のビット）とな
るまで左シフトを行い、このシフト量Ｅと残った０≦
Ｘ′＜１なるＸ′の対数変換後のデータの加算を行うこ
とにより、Ｘの対数変換を行うことが可能となる。
ている位置が、第２ビット（ＭＳＢの次のビット）とな
るまで左シフトを行い、このシフト量Ｅと残った０≦
Ｘ′＜１なるＸ′の対数変換後のデータの加算を行うこ
とにより、Ｘの対数変換を行うことが可能となる。
【００７３】このＸ′（仮数部データ）の対数変換をテ
ーブル参照することで変換速度の高速化を図っている。
ーブル参照することで変換速度の高速化を図っている。
【００７４】本実施形態では、テーブル110のワード数
を１２８ワードとする。
を１２８ワードとする。
【００７５】このためテーブル参照する際のアドレスデ
ータは仮数部データＸ′の上位８ビット（最上位ビット
は０固定）を用いる。実際にはテーブルデータを２５６
ワードとし、１２８ワードずつ対数変換テーブルと指数
変換テーブルとして使用する。
ータは仮数部データＸ′の上位８ビット（最上位ビット
は０固定）を用いる。実際にはテーブルデータを２５６
ワードとし、１２８ワードずつ対数変換テーブルと指数
変換テーブルとして使用する。
【００７６】２４ビットのデータに対する変換処理で
は、最大シフト量は左２３、Ｘ′の変換後のデータは、
次式（５）で与えられる。
は、最大シフト量は左２３、Ｘ′の変換後のデータは、
次式（５）で与えられる。
【００７７】
【数５】
【００７８】対数変換後のデータは次式（６）で与えら
れる。
れる。
【００７９】
【数６】
【００８０】従って、対数変換後のデータの小数点位置
を予め５ビット右シフトさせて、扱う必要がある。
を予め５ビット右シフトさせて、扱う必要がある。
【００８１】これに伴いテーブル110上に格納しておく
変換データも小数点位置を５ビット右シフトさせてお
く。
変換データも小数点位置を５ビット右シフトさせてお
く。
【００８２】次に、指数変換を２進数で行う場合につい
て説明する。
て説明する。
【００８３】上記手法により対数変換されたデータに対
し、特定の処理を行った後再度指数変換を行いデータを
リニアな領域に戻す場合、次式（７）のような変換を行
う。
し、特定の処理を行った後再度指数変換を行いデータを
リニアな領域に戻す場合、次式（７）のような変換を行
う。
【００８４】指数変換を行おうとするデータＭ（−３２
＜Ｍ＜０）に関し、Ｍ＝Ｍ′＋ｚ（０≦Ｍ′＜１）とお
くと、２Mは次式（７）の通り変形される。
＜Ｍ＜０）に関し、Ｍ＝Ｍ′＋ｚ（０≦Ｍ′＜１）とお
くと、２Mは次式（７）の通り変形される。
【００８５】
【数７】
【００８６】上式（７）において、ｚはＭの正数部分
（上位６ビット）であり、右へのシフト量（−３２＜ｚ
≦−１）を示し、２M'は１≦２M'＜２の範囲を取る。
（上位６ビット）であり、右へのシフト量（−３２＜ｚ
≦−１）を示し、２M'は１≦２M'＜２の範囲を取る。
【００８７】このため、テーブル参照したデータの値
を、０≦２M'＜１とするため、シフト量ｚに１を加え、
テーブルデータを１／２としておく。
を、０≦２M'＜１とするため、シフト量ｚに１を加え、
テーブルデータを１／２としておく。
【００８８】テーブル参照する際にはデータＭを左５ビ
ットシフトし、最上位ビットを強制的に“１”とし、計
８ビットをテーブルアドレスとして使用する。
ットシフトし、最上位ビットを強制的に“１”とし、計
８ビットをテーブルアドレスとして使用する。
【００８９】また、このデータＭの上位６ビット（ｚ）
に１を加えた値を右へシフト量としてテーブル出力デー
タを右シフトすることによって、指数変換を実現するこ
とが可能となる。
に１を加えた値を右へシフト量としてテーブル出力デー
タを右シフトすることによって、指数変換を実現するこ
とが可能となる。
【００９０】ここで、テーブル参照の際に最上位ビット
を強制的に“１”とすることにより、対数変換テーブル
と指数変換テーブルを２５６ワードの同一アドレス空間
のテーブルとして定義し、下位１２８ワードを対数変換
テーブルとして使用し、上位１２８ワードを指数変換テ
ーブルとして使用することが可能となる。
を強制的に“１”とすることにより、対数変換テーブル
と指数変換テーブルを２５６ワードの同一アドレス空間
のテーブルとして定義し、下位１２８ワードを対数変換
テーブルとして使用し、上位１２８ワードを指数変換テ
ーブルとして使用することが可能となる。
【００９１】今、簡単のため対数変換の入力データとし
て、２４ビット固定小数点データ“０００１００Ｈ（ヘ
キサデシマル表示）”を考える。なお、２４ビットデー
タの最上位ビット（ＭＳＢ）は符号ビットに用いられる
（例えば“１”の時負値）。
て、２４ビット固定小数点データ“０００１００Ｈ（ヘ
キサデシマル表示）”を考える。なお、２４ビットデー
タの最上位ビット（ＭＳＢ）は符号ビットに用いられる
（例えば“１”の時負値）。
【００９２】最上位ビット（ＭＳＢ）の次のビットに
“１”が立つ位置、すなわち“４０００００Ｈ”となる
までには左１４ビットのシフトが必要となる。
“１”が立つ位置、すなわち“４０００００Ｈ”となる
までには左１４ビットのシフトが必要となる。
【００９３】このとき実際には、左シフトのためスケー
ルデコーダ107の出力は正の値１４となるが、正負の符
号反転を取り、指数部はＥ＝−１４となる。
ルデコーダ107の出力は正の値１４となるが、正負の符
号反転を取り、指数部はＥ＝−１４となる。
【００９４】また、入力データ“０００１００Ｈ”を左
に１４ビットシフトして得られるＸ′は、Ｘ′＝“４０
００００Ｈ”となり、従って仮数部データの対数値は、
Ｌｏｇ2Ｘ′＝Ｌｏｇ2２-1＝−１となる。
に１４ビットシフトして得られるＸ′は、Ｘ′＝“４０
００００Ｈ”となり、従って仮数部データの対数値は、
Ｌｏｇ2Ｘ′＝Ｌｏｇ2２-1＝−１となる。
【００９５】ここで、整数値「１４」という値は、符号
なしバイナリ値で表すと“１１１０Ｂ”となるが、２４
ビット固定小数点表現で小数点位置を（ＭＳＢと次のビ
ットとの間から）５ビット右にずらした状態では、“３
８００００Ｈ”となり、“３８００００Ｈ”に対して正
負の反転を行う（２の補数をとる）と、Ｅ＝“ｃ８００
００Ｈ”となる。
なしバイナリ値で表すと“１１１０Ｂ”となるが、２４
ビット固定小数点表現で小数点位置を（ＭＳＢと次のビ
ットとの間から）５ビット右にずらした状態では、“３
８００００Ｈ”となり、“３８００００Ｈ”に対して正
負の反転を行う（２の補数をとる）と、Ｅ＝“ｃ８００
００Ｈ”となる。
【００９６】また、テーブル110の出力は、同様にして
２４ビット固定小数点表現で小数点位置を（ＭＳＢと次
のビットの間から）５ビット右にずらした状態とされ、
テーブル出力「−１」は“ｆｃ００００Ｈ”とされ、こ
れと指数部Ｅ（＝“ｃ８００００Ｈ”）との加算結果
は、“ｃ４００００Ｈ”（＝−１５）となる。
２４ビット固定小数点表現で小数点位置を（ＭＳＢと次
のビットの間から）５ビット右にずらした状態とされ、
テーブル出力「−１」は“ｆｃ００００Ｈ”とされ、こ
れと指数部Ｅ（＝“ｃ８００００Ｈ”）との加算結果
は、“ｃ４００００Ｈ”（＝−１５）となる。
【００９７】この数値に、１／Ｌｏｇ2１０（＝０．３
０１０２９９６）を不図示の乗算器にて掛け合わせるこ
とにより対数変換が完了する。
０１０２９９６）を不図示の乗算器にて掛け合わせるこ
とにより対数変換が完了する。
【００９８】また、常用対数変換を行う際には、１／Ｌ
ｏｇ2１０に変わって、“ｃ４００００Ｈ”（＝−１
５）に１／Ｌｏｇ2ｅ（＝０．６９３１４７１８１）を
不図示の乗算器にて掛け合わせることにより変換を行う
ことができる。
ｏｇ2１０に変わって、“ｃ４００００Ｈ”（＝−１
５）に１／Ｌｏｇ2ｅ（＝０．６９３１４７１８１）を
不図示の乗算器にて掛け合わせることにより変換を行う
ことができる。
【００９９】逆に、指数変換については、最初に変換を
行うデータに対し、Ｌｏｇ2１０、あるいはＬｏｇ2ｅを
掛け合わせ、そのデータに対し演算を行えばよい。
行うデータに対し、Ｌｏｇ2１０、あるいはＬｏｇ2ｅを
掛け合わせ、そのデータに対し演算を行えばよい。
【０１００】今、Ｌｏｇ2１０、あるいはＬｏｇ2ｅを掛
け合わせて得られたデータ“ｃ４００００Ｈ”について
考える。
け合わせて得られたデータ“ｃ４００００Ｈ”について
考える。
【０１０１】データ“ｃ４００００Ｈ”の上位６ビット
データは“３１Ｈ”（＝−１５）であり、これに「１」
を加えることによって、“３２Ｈ”（＝−１４）とな
る。
データは“３１Ｈ”（＝−１５）であり、これに「１」
を加えることによって、“３２Ｈ”（＝−１４）とな
る。
【０１０２】また、データ“ｃ４００００Ｈ”を左５ビ
ットシフトしたデータは“８０００００Ｈ”となり、上
位８ビットを取り、最上位ビットを強制的に“１”にす
ることにより、テーブル参照アドレス（８ビット）は
“８０Ｈ”となる。
ットシフトしたデータは“８０００００Ｈ”となり、上
位８ビットを取り、最上位ビットを強制的に“１”にす
ることにより、テーブル参照アドレス（８ビット）は
“８０Ｈ”となる。
【０１０３】２0＝１であり、テーブルデータは予め１
／２に設定されているため、テーブル110の出力は“４
０００００Ｈ”（＝０．５）となる。
／２に設定されているため、テーブル110の出力は“４
０００００Ｈ”（＝０．５）となる。
【０１０４】このデータをシフト量である“３２Ｈ”だ
けシフト（右１４ビットシフト）することにより、シフ
タ103の出力データは“０００１００Ｈ”となり、指数
変換が完了する。
けシフト（右１４ビットシフト）することにより、シフ
タ103の出力データは“０００１００Ｈ”となり、指数
変換が完了する。
【０１０５】なお、シフタ103等のシフト手段はプロセ
ッサ内に設けられたデータシフト回路を用いてもよい。
ッサ内に設けられたデータシフト回路を用いてもよい。
【０１０６】
【発明の効果】以上説明したように、本発明は、入力デ
ータの正規化回路を有するが、この正規化回路のうちデ
ータシフトを行う部分に関しては既存のシフト回路を流
用することによって、回路規模の増大をスケールデコー
ダの追加分のみに抑え、シフト動作に費やす命令実行サ
イクルをわずか１サイクルに抑えるという効果を有す
る。
ータの正規化回路を有するが、この正規化回路のうちデ
ータシフトを行う部分に関しては既存のシフト回路を流
用することによって、回路規模の増大をスケールデコー
ダの追加分のみに抑え、シフト動作に費やす命令実行サ
イクルをわずか１サイクルに抑えるという効果を有す
る。
【０１０７】また、本発明によれば、対数変換後のデー
タ、あるいは指数変換対象のデータの小数点位置を暫定
的に通常のデータの小数点位置からずらすことにより、
正規化後のデータの指数部分をそのまま正数データとし
て扱い、仮数部分を、予め小数点位置をずらした状態で
書き込まれているテーブルの参照により変換し、この変
換後のデータを指数部分のデータと足し合わせることに
よって変換を行うため、指数部分の変換を不要とすると
いう効果を有する。
タ、あるいは指数変換対象のデータの小数点位置を暫定
的に通常のデータの小数点位置からずらすことにより、
正規化後のデータの指数部分をそのまま正数データとし
て扱い、仮数部分を、予め小数点位置をずらした状態で
書き込まれているテーブルの参照により変換し、この変
換後のデータを指数部分のデータと足し合わせることに
よって変換を行うため、指数部分の変換を不要とすると
いう効果を有する。
【０１０８】このことは、信号処理サイクルを減少させ
ると共に、テーブルデータを減少させ、このため内部ハ
ードウェアを減少させるという効果を合わせ持つ。
ると共に、テーブルデータを減少させ、このため内部ハ
ードウェアを減少させるという効果を合わせ持つ。
【０１０９】さらに、この変換後のデータに１／Ｌｏｇ
2１０、もしくは１／Ｌｏｇ2ｅを掛け合わせることによ
って、常用対数及び自然対数いずれに対しても同一の処
理で変換可能であるという効果を有する。
2１０、もしくは１／Ｌｏｇ2ｅを掛け合わせることによ
って、常用対数及び自然対数いずれに対しても同一の処
理で変換可能であるという効果を有する。
【０１１０】このため、本発明によれば、前記特開昭６
３−１９０３７号公報等に記載の構成と比較して、具備
すべきテーブル数自体を減少させることができると共
に、対数・指数変換に対してテーブル空間自体も一つで
済むため、テーブル参照のための論理回路の増加を抑え
ることができるという効果を有する。
３−１９０３７号公報等に記載の構成と比較して、具備
すべきテーブル数自体を減少させることができると共
に、対数・指数変換に対してテーブル空間自体も一つで
済むため、テーブル参照のための論理回路の増加を抑え
ることができるという効果を有する。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】従来の信号処理プロセッサの内部構成の一例を
示すブロック図である。
示すブロック図である。
101 ＡＬＵ 102 ＡＣＣ 103 シフタ 104，105，108 ＭＵＸ 106，109 レジスタ 107 スケールデコーダ 110 テーブル 121 データバス 122，123，124，125，126，127，128，129，130，131，
132，133，134，135，221，222，223，224 データ線
132，133，134，135，221，222，223，224 データ線
フロントページの続き (56)参考文献 特開 昭61−16331（ＪＰ，Ａ) 特開 昭59−136849（ＪＰ，Ａ) 特開 平６−175826（ＪＰ，Ａ) 特開 平４−92921（ＪＰ，Ａ) 特開 平４−333925（ＪＰ，Ａ) 特開 平３−22025（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 データバスのデータに対して算術論理演
算を行うＡＬＵと、第１のマルチプレクサを経由して前
記ＡＬＵの出力を格納するアキュムレータと、前記アキ
ュムレータの出力を前記ＡＬＵとスケールデコーダへ入
力する第１のデータ線と、前記スケールデコーダの出力
と前記データバスとに接続され、第１のレジスタにその
出力が接続された第２のマルチプレクサと、前記第１の
レジスタに保持されたデータに応じて、前記データバス
若しくは前記第１のデータ線のデータに対してシフト操
作を行うシフタと、前記シフタから出力される、前記ア
キュムレータに格納されているデータの仮数部を保持す
る第２のレジスタと、前記第２のレジスタの出力をアド
レスとし、そのアドレスに対応した対数変換データ若し
くは指数変換データを前記データバスに出力するテーブ
ルとを有し、前記第１のレジスタに保持されたデータと
前記テーブルが出力する対数変換データとを前記ＡＬＵ
に入力して対数変換を行い、前記テーブルが出力する指
数変換データをさらに前記第１のレジスタに保持された
データに応じて前記シフタでシフト操作することにより
指数変換を行う、ことを特徴とする指数対数変換回路。 - 【請求項２】 前記第２のレジスタの出力のうち上位８
ビットを前記アドレスとすることを特徴とする請求項１
記載の指数対数変換回路 - 【請求項３】 前記アドレスの最上位ビットは、前記テ
ーブルにおける指数変換データからなる指数変換テーブ
ルと、対数変換データからなる対数変換テーブルとを指
定することを特徴とする請求項１又は２記載の指数対数
変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07207645A JP3110288B2 (ja) | 1995-07-21 | 1995-07-21 | 指数対数変換回路 |
| US08/684,137 US5831878A (en) | 1995-07-21 | 1996-07-19 | Exponential and logarithmic conversion circuit |
| EP96111782A EP0755121A3 (en) | 1995-07-21 | 1996-07-22 | Exponential and logarithmic conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07207645A JP3110288B2 (ja) | 1995-07-21 | 1995-07-21 | 指数対数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934693A JPH0934693A (ja) | 1997-02-07 |
| JP3110288B2 true JP3110288B2 (ja) | 2000-11-20 |
Family
ID=16543216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07207645A Expired - Fee Related JP3110288B2 (ja) | 1995-07-21 | 1995-07-21 | 指数対数変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5831878A (ja) |
| EP (1) | EP0755121A3 (ja) |
| JP (1) | JP3110288B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103670277B8 (zh) * | 2012-09-18 | 2016-08-03 | 辽宁省送变电工程公司 | 一种输电线路杆塔复合基础钻孔垂直度定位器 |
Families Citing this family (83)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049343A (en) * | 1997-01-20 | 2000-04-11 | Hitachi, Ltd. | Graphics processing unit and graphics processing system |
| US6098192A (en) * | 1997-09-17 | 2000-08-01 | Cirrus Logic, Inc. | Cost reduced finite field processor for error correction in computer storage devices |
| US6289367B1 (en) * | 1998-11-16 | 2001-09-11 | Texas Instruments Incorporated | Digital signal processing circuits, systems, and method implementing approximations for logarithm and inverse logarithm |
| US7031993B1 (en) * | 2000-02-18 | 2006-04-18 | Ge Medical Systems Global Technology Company, Llc | Method and apparatus for fast natural log(X) calculation |
| JP2001296992A (ja) * | 2000-04-14 | 2001-10-26 | Mitsubishi Electric Corp | 対数演算装置および対数演算方法 |
| US6883012B1 (en) | 2001-03-19 | 2005-04-19 | Cisco Systems Wireless Networking (Australia) Pty Limited | Linear-to-log converter for power estimation in a wireless data network receiver |
| US6976043B2 (en) * | 2001-07-30 | 2005-12-13 | Ati Technologies Inc. | Technique for approximating functions based on lagrange polynomials |
| US7509363B2 (en) * | 2001-07-30 | 2009-03-24 | Ati Technologies Ulc | Method and system for approximating sine and cosine functions |
| US20030101206A1 (en) * | 2001-07-31 | 2003-05-29 | Graziano Michael J. | Method and system for estimating a base-2 logarithm of a number |
| DE10163350A1 (de) * | 2001-12-21 | 2003-07-17 | Rohde & Schwarz | Verfahren und Vorrichtung zum Erzeugen eines Ausgangssignals als mathematische Funktion eines Eingangssignals |
| US6981009B2 (en) * | 2002-07-09 | 2005-12-27 | Silicon Integrated Systems Corp. | Apparatus and method for computing a logarithm of a floating-point number |
| US7266576B2 (en) * | 2002-12-24 | 2007-09-04 | Lockheed Martin Corporation | Circuits and methods for implementing approximations to logarithms |
| US20040267854A1 (en) * | 2003-06-26 | 2004-12-30 | Towfique Haider | Logarithmic and inverse logarithmic conversion system and method |
| TW200532487A (en) * | 2004-03-16 | 2005-10-01 | Benq Corp | Logarithm conversion method and apparatus of the same |
| CN100340940C (zh) * | 2004-04-02 | 2007-10-03 | 明基电通股份有限公司 | 对数转换方法及其装置 |
| DE102004059979B4 (de) * | 2004-12-13 | 2007-11-22 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vorrichtung und Verfahren zur Berechnung einer Signalenergie eines Informationssignals |
| US7475329B2 (en) * | 2005-02-16 | 2009-01-06 | Hitachi Global Storage Technologies Netherlands B.V. | Techniques for performing Galois field logarithms for detecting error locations that require less storage space |
| US7644116B2 (en) * | 2006-05-31 | 2010-01-05 | Via Telecom Co., Ltd. | Digital implementation of fractional exponentiation |
| KR100958163B1 (ko) * | 2007-08-29 | 2010-05-18 | 세종대학교산학협력단 | 3차원 그래픽 가속기를 위한 부동소수점 누승기장치 및 그처리방법 |
| US9112452B1 (en) | 2009-07-14 | 2015-08-18 | Rf Micro Devices, Inc. | High-efficiency power supply for a modulated load |
| US8981848B2 (en) | 2010-04-19 | 2015-03-17 | Rf Micro Devices, Inc. | Programmable delay circuitry |
| US9431974B2 (en) | 2010-04-19 | 2016-08-30 | Qorvo Us, Inc. | Pseudo-envelope following feedback delay compensation |
| EP2561611B1 (en) | 2010-04-19 | 2015-01-14 | RF Micro Devices, Inc. | Pseudo-envelope following power management system |
| US8519788B2 (en) | 2010-04-19 | 2013-08-27 | Rf Micro Devices, Inc. | Boost charge-pump with fractional ratio and offset loop for supply modulation |
| US9099961B2 (en) | 2010-04-19 | 2015-08-04 | Rf Micro Devices, Inc. | Output impedance compensation of a pseudo-envelope follower power management system |
| US8633766B2 (en) | 2010-04-19 | 2014-01-21 | Rf Micro Devices, Inc. | Pseudo-envelope follower power management system with high frequency ripple current compensation |
| US8866549B2 (en) | 2010-06-01 | 2014-10-21 | Rf Micro Devices, Inc. | Method of power amplifier calibration |
| US8571498B2 (en) | 2010-08-25 | 2013-10-29 | Rf Micro Devices, Inc. | Multi-mode/multi-band power management system |
| US9954436B2 (en) | 2010-09-29 | 2018-04-24 | Qorvo Us, Inc. | Single μC-buckboost converter with multiple regulated supply outputs |
| WO2012068260A1 (en) * | 2010-11-16 | 2012-05-24 | Rf Micro Devices, Inc. | Digital gain multiplier for envelop tracking systems and corresponding method |
| US8588713B2 (en) | 2011-01-10 | 2013-11-19 | Rf Micro Devices, Inc. | Power management system for multi-carriers transmitter |
| WO2012106437A1 (en) | 2011-02-02 | 2012-08-09 | Rf Micro Devices, Inc. | Fast envelope system calibration |
| EP2673880B1 (en) | 2011-02-07 | 2017-09-06 | Qorvo US, Inc. | Group delay calibration method for power amplifier envelope tracking |
| US8624760B2 (en) | 2011-02-07 | 2014-01-07 | Rf Micro Devices, Inc. | Apparatuses and methods for rate conversion and fractional delay calculation using a coefficient look up table |
| US9379667B2 (en) | 2011-05-05 | 2016-06-28 | Rf Micro Devices, Inc. | Multiple power supply input parallel amplifier based envelope tracking |
| US9246460B2 (en) | 2011-05-05 | 2016-01-26 | Rf Micro Devices, Inc. | Power management architecture for modulated and constant supply operation |
| US9247496B2 (en) | 2011-05-05 | 2016-01-26 | Rf Micro Devices, Inc. | Power loop control based envelope tracking |
| EP2715945B1 (en) | 2011-05-31 | 2017-02-01 | Qorvo US, Inc. | Rugged iq receiver based rf gain measurements |
| US9019011B2 (en) | 2011-06-01 | 2015-04-28 | Rf Micro Devices, Inc. | Method of power amplifier calibration for an envelope tracking system |
| US8760228B2 (en) | 2011-06-24 | 2014-06-24 | Rf Micro Devices, Inc. | Differential power management and power amplifier architecture |
| US8952710B2 (en) | 2011-07-15 | 2015-02-10 | Rf Micro Devices, Inc. | Pulsed behavior modeling with steady state average conditions |
| US8626091B2 (en) | 2011-07-15 | 2014-01-07 | Rf Micro Devices, Inc. | Envelope tracking with variable compression |
| WO2013012787A2 (en) | 2011-07-15 | 2013-01-24 | Rf Micro Devices, Inc. | Modified switching ripple for envelope tracking system |
| US9263996B2 (en) | 2011-07-20 | 2016-02-16 | Rf Micro Devices, Inc. | Quasi iso-gain supply voltage function for envelope tracking systems |
| US8624576B2 (en) | 2011-08-17 | 2014-01-07 | Rf Micro Devices, Inc. | Charge-pump system for providing independent voltages |
| WO2013033700A1 (en) | 2011-09-02 | 2013-03-07 | Rf Micro Devices, Inc. | Split vcc and common vcc power management architecture for envelope tracking |
| US8957728B2 (en) | 2011-10-06 | 2015-02-17 | Rf Micro Devices, Inc. | Combined filter and transconductance amplifier |
| US9484797B2 (en) | 2011-10-26 | 2016-11-01 | Qorvo Us, Inc. | RF switching converter with ripple correction |
| CN103959189B (zh) | 2011-10-26 | 2015-12-23 | 射频小型装置公司 | 基于电感的并行放大器相位补偿 |
| CN103988406B (zh) | 2011-10-26 | 2017-03-01 | Qorvo美国公司 | 射频(rf)开关转换器以及使用rf开关转换器的rf放大装置 |
| US9024688B2 (en) | 2011-10-26 | 2015-05-05 | Rf Micro Devices, Inc. | Dual parallel amplifier based DC-DC converter |
| US9250643B2 (en) | 2011-11-30 | 2016-02-02 | Rf Micro Devices, Inc. | Using a switching signal delay to reduce noise from a switching power supply |
| US9515621B2 (en) | 2011-11-30 | 2016-12-06 | Qorvo Us, Inc. | Multimode RF amplifier system |
| US8975959B2 (en) | 2011-11-30 | 2015-03-10 | Rf Micro Devices, Inc. | Monotonic conversion of RF power amplifier calibration data |
| US9041364B2 (en) | 2011-12-01 | 2015-05-26 | Rf Micro Devices, Inc. | RF power converter |
| US9041365B2 (en) | 2011-12-01 | 2015-05-26 | Rf Micro Devices, Inc. | Multiple mode RF power converter |
| US9280163B2 (en) | 2011-12-01 | 2016-03-08 | Rf Micro Devices, Inc. | Average power tracking controller |
| US9256234B2 (en) | 2011-12-01 | 2016-02-09 | Rf Micro Devices, Inc. | Voltage offset loop for a switching controller |
| US8947161B2 (en) | 2011-12-01 | 2015-02-03 | Rf Micro Devices, Inc. | Linear amplifier power supply modulation for envelope tracking |
| US9494962B2 (en) | 2011-12-02 | 2016-11-15 | Rf Micro Devices, Inc. | Phase reconfigurable switching power supply |
| US9813036B2 (en) | 2011-12-16 | 2017-11-07 | Qorvo Us, Inc. | Dynamic loadline power amplifier with baseband linearization |
| US9298198B2 (en) | 2011-12-28 | 2016-03-29 | Rf Micro Devices, Inc. | Noise reduction for envelope tracking |
| US8981839B2 (en) | 2012-06-11 | 2015-03-17 | Rf Micro Devices, Inc. | Power source multiplexer |
| CN104662792B (zh) | 2012-07-26 | 2017-08-08 | Qorvo美国公司 | 用于包络跟踪的可编程rf陷波滤波器 |
| US9225231B2 (en) | 2012-09-14 | 2015-12-29 | Rf Micro Devices, Inc. | Open loop ripple cancellation circuit in a DC-DC converter |
| US9710227B2 (en) * | 2012-09-15 | 2017-07-18 | John W. Ogilvie | Formatting floating point numbers |
| US9197256B2 (en) | 2012-10-08 | 2015-11-24 | Rf Micro Devices, Inc. | Reducing effects of RF mixer-based artifact using pre-distortion of an envelope power supply signal |
| WO2014062902A1 (en) | 2012-10-18 | 2014-04-24 | Rf Micro Devices, Inc | Transitioning from envelope tracking to average power tracking |
| US9627975B2 (en) | 2012-11-16 | 2017-04-18 | Qorvo Us, Inc. | Modulated power supply system and method with automatic transition between buck and boost modes |
| US9929696B2 (en) | 2013-01-24 | 2018-03-27 | Qorvo Us, Inc. | Communications based adjustments of an offset capacitive voltage |
| US9178472B2 (en) | 2013-02-08 | 2015-11-03 | Rf Micro Devices, Inc. | Bi-directional power supply signal based linear amplifier |
| US9203353B2 (en) | 2013-03-14 | 2015-12-01 | Rf Micro Devices, Inc. | Noise conversion gain limited RF power amplifier |
| US9197162B2 (en) | 2013-03-14 | 2015-11-24 | Rf Micro Devices, Inc. | Envelope tracking power supply voltage dynamic range reduction |
| US9479118B2 (en) | 2013-04-16 | 2016-10-25 | Rf Micro Devices, Inc. | Dual instantaneous envelope tracking |
| US9374005B2 (en) | 2013-08-13 | 2016-06-21 | Rf Micro Devices, Inc. | Expanded range DC-DC converter |
| US9614476B2 (en) | 2014-07-01 | 2017-04-04 | Qorvo Us, Inc. | Group delay calibration of RF envelope tracking |
| US9552189B1 (en) * | 2014-09-25 | 2017-01-24 | Altera Corporation | Embedded floating-point operator circuitry |
| US9912297B2 (en) | 2015-07-01 | 2018-03-06 | Qorvo Us, Inc. | Envelope tracking power converter circuitry |
| US9948240B2 (en) | 2015-07-01 | 2018-04-17 | Qorvo Us, Inc. | Dual-output asynchronous power converter circuitry |
| US10303439B2 (en) * | 2016-04-26 | 2019-05-28 | International Business Machines Corporation | Logarithm and power (exponentiation) computations using modern computer architectures |
| US9973147B2 (en) | 2016-05-10 | 2018-05-15 | Qorvo Us, Inc. | Envelope tracking power management circuit |
| US10476437B2 (en) | 2018-03-15 | 2019-11-12 | Qorvo Us, Inc. | Multimode voltage tracker circuit |
| WO2020090025A1 (ja) * | 2018-10-31 | 2020-05-07 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4078250A (en) * | 1974-08-21 | 1978-03-07 | The Singer Company | Log-antilog conversion for a digital radar system |
| JPS6013490B2 (ja) * | 1979-11-10 | 1985-04-08 | 株式会社東芝 | 対数変換装置 |
| JPS6116331A (ja) * | 1984-07-02 | 1986-01-24 | Oki Electric Ind Co Ltd | 対数変換方式 |
| JPS61224039A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | デイジタル対数変換回路 |
| JPS6319037A (ja) * | 1986-07-11 | 1988-01-26 | Fujitsu Ltd | デ−タの対数変換方式 |
| JP2508784B2 (ja) * | 1988-02-17 | 1996-06-19 | 日本電気株式会社 | 指数関数演算装置 |
| JPH074658Y2 (ja) * | 1988-05-07 | 1995-02-01 | 横河電機株式会社 | 対数変換回路 |
| JPH03204720A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 初等関数演算装置 |
| US5301138A (en) * | 1990-07-19 | 1994-04-05 | Motorola, Inc. | Device and method for evaluating logarithms |
| JP2861687B2 (ja) * | 1992-12-04 | 1999-02-24 | 日本電気株式会社 | 対数演算回路 |
-
1995
- 1995-07-21 JP JP07207645A patent/JP3110288B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-19 US US08/684,137 patent/US5831878A/en not_active Expired - Fee Related
- 1996-07-22 EP EP96111782A patent/EP0755121A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103670277B8 (zh) * | 2012-09-18 | 2016-08-03 | 辽宁省送变电工程公司 | 一种输电线路杆塔复合基础钻孔垂直度定位器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0755121A2 (en) | 1997-01-22 |
| EP0755121A3 (en) | 2000-07-05 |
| JPH0934693A (ja) | 1997-02-07 |
| US5831878A (en) | 1998-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3110288B2 (ja) | 指数対数変換回路 | |
| KR100239029B1 (ko) | 가산기와 함께 사용하기 위한 결과 정규화기 및 결과 정규화 방법과 그를 포함하는 데이터 프로세서 | |
| US4941120A (en) | Floating point normalization and rounding prediction circuit | |
| JP2622896B2 (ja) | 除算装置 | |
| EP0476558A2 (en) | Product adder | |
| KR20080055985A (ko) | 선택가능 준정밀도를 가진 부동―소수점 프로세서 | |
| JPH0612229A (ja) | 乗累算回路 | |
| JPS60229140A (ja) | 倍精度乗算器 | |
| EP0530372A1 (en) | Numerical expression converter and vector processor using the same | |
| JP3313560B2 (ja) | 浮動小数点演算処理装置 | |
| JP4274633B2 (ja) | 累乗演算装置 | |
| JP3146308B2 (ja) | マトリツクス演算回路 | |
| EP0394161A2 (en) | Selection of divisor multipliers in a floating point divide circuit | |
| JPH07234778A (ja) | 演算回路 | |
| CN112988110A (zh) | 一种浮点处理装置和数据处理方法 | |
| JPH0744354A (ja) | 信号処理プロセッサ | |
| JP3435744B2 (ja) | 乗算回路 | |
| JP6497250B2 (ja) | 演算処理装置および演算処理装置の制御方法 | |
| US6792442B1 (en) | Signal processor and product-sum operating device for use therein with rounding function | |
| JPH0831024B2 (ja) | 演算プロセッサ | |
| JP4428778B2 (ja) | 演算装置及び演算方法並びに計算装置 | |
| JP3137131B2 (ja) | 浮動小数点乗算器及び乗算方法 | |
| JP3538512B2 (ja) | データ変換装置 | |
| JP2000010763A (ja) | 除算回路 | |
| JPWO2002029546A1 (ja) | 演算器及びそれを用いた電子回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |
|
| LAPS | Cancellation because of no payment of annual fees |