JPS61224039A - デイジタル対数変換回路 - Google Patents
デイジタル対数変換回路Info
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- JPS61224039A JPS61224039A JP6534985A JP6534985A JPS61224039A JP S61224039 A JPS61224039 A JP S61224039A JP 6534985 A JP6534985 A JP 6534985A JP 6534985 A JP6534985 A JP 6534985A JP S61224039 A JPS61224039 A JP S61224039A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- bit
- logarithm
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2101/00—Indexing scheme relating to the type of digital function generated
- G06F2101/10—Logarithmic or exponential functions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル対数変換回路に関し、特にＡ／Ｄ変
換されたディジタルデータに対して対数変換を行う対数
変換回路に関する。
換されたディジタルデータに対して対数変換を行う対数
変換回路に関する。
従来、この種のディジタル対数変換回路は、計算機によ
シマクローリン展開等の近似式を用いてソフトウェア的
に処理を行ったシ、あるいはデータを直接アドレス化し
、対数テーブルを記憶した大容量の対数テーブル記憶回
路から対数値を選択して対数変換を行っていた。
シマクローリン展開等の近似式を用いてソフトウェア的
に処理を行ったシ、あるいはデータを直接アドレス化し
、対数テーブルを記憶した大容量の対数テーブル記憶回
路から対数値を選択して対数変換を行っていた。
このような従来のディジタル対数変換回路は、データを
直接アドレス化して対数テーブル記憶回路から変換値を
選択するため、データのビット数によっては大容量の対
数テーブル記憶回路をもたなければならないという欠点
がある。
直接アドレス化して対数テーブル記憶回路から変換値を
選択するため、データのビット数によっては大容量の対
数テーブル記憶回路をもたなければならないという欠点
がある。
本発明の目的は、このような欠点を除き、対数テーブル
の記憶容量を大幅に少くしたディジタル対数変換回路を
提供することにある。
の記憶容量を大幅に少くしたディジタル対数変換回路を
提供することにある。
本発明のディジタル対数変換回路は、あらかじめ対数変
換値を記憶させた対数変換記憶手段と、ディジタル変換
されたデータに対してビットシフトを行いこのデータの
ＭＳＢから有効最大ビットまでのビットシフト回数を検
出するビットシフト検出手段と、前記ビットシフトされ
たデータの上位から前記対数変換記憶手段の記憶容量に
もとづいて設定した数ビットをとり出してアドレス化を
行うアドレス化手段と、このアドレス手段のアドレスに
対応して前記対数変換記憶手段から読出した対数データ
の選択を行う対数変換手段と、前記ビットシフト回数に
対応した真の値に対する対数補正値を記憶する補正値記
憶手段と、この補正値記憶手段の出力補正値を前記対数
変換手段の対数データに加算する補正値加算手段とを備
えて構成される。
換値を記憶させた対数変換記憶手段と、ディジタル変換
されたデータに対してビットシフトを行いこのデータの
ＭＳＢから有効最大ビットまでのビットシフト回数を検
出するビットシフト検出手段と、前記ビットシフトされ
たデータの上位から前記対数変換記憶手段の記憶容量に
もとづいて設定した数ビットをとり出してアドレス化を
行うアドレス化手段と、このアドレス手段のアドレスに
対応して前記対数変換記憶手段から読出した対数データ
の選択を行う対数変換手段と、前記ビットシフト回数に
対応した真の値に対する対数補正値を記憶する補正値記
憶手段と、この補正値記憶手段の出力補正値を前記対数
変換手段の対数データに加算する補正値加算手段とを備
えて構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
図において、Ａ／Ｄ変換器１はアナログ入力データ１１
をディジタルデータ（Ｘビット長のディジタルデータ）
１２に変換する。このディジタルデータ１２を入力する
シフトレジスタ回路２はディジタルデータのビット長と
同じ段数を所有するＸ段のシフトレジスタであり、ＭＯ
Ｂの方向に有効データの最大ビットがＭＳＢへ来るまで
ビットシフトを行い、ビットシフト処理データ１３を出
力するとともに１ ビットシフトの回数をビットシフト
回数データ１６として出力する。また、アドレス発生回
路３は、ビットシフト処理データ１３を入力として、ハ
ードウェア規模、変換データ精度等から考慮されたデー
タの上位ビットから一定のビット数を利用してアドレス
を発生させ、アドレスデータ１４として出力する。この
アドレス発生時に全ビットを利用せずに、上位の数ビッ
トを利用することによってアドレス値の範囲が小さくな
シ結果として対数テーブル記憶回路４の容量を減少させ
ることができる。対数テーブル記憶回路４は、アドレス
データ１４を入力とする記憶回路であシ、アドレスデー
タのビット長に対応した対数テーブルの記憶容量を保有
（記憶容量は、アドレスデータのビット長をＣとすると
２ｃワードとなる。）シ、アドレスデータ１４に対応し
た暫定対数変換データ１５を出力する。この暫定対数変
換データ１５と補正値１７とは、加算回路５に入力され
補正値１７はシフトレジスタ回路２から出力されたビッ
トシフト回数データ１６により、補正値テーブル記憶回
路６で選択された値である。この加算回路５では、暫定
対数変換データ１５がビットシフト操作を行った後の変
換値であシ、真の対数変換値ではないため、ビットシフ
ト分の補正値１７を加算して、ディジタルデータ１２の
対数変換データ１８を得る。このようにしてディジタル
データの対数変換を行う。
をディジタルデータ（Ｘビット長のディジタルデータ）
１２に変換する。このディジタルデータ１２を入力する
シフトレジスタ回路２はディジタルデータのビット長と
同じ段数を所有するＸ段のシフトレジスタであり、ＭＯ
Ｂの方向に有効データの最大ビットがＭＳＢへ来るまで
ビットシフトを行い、ビットシフト処理データ１３を出
力するとともに１ ビットシフトの回数をビットシフト
回数データ１６として出力する。また、アドレス発生回
路３は、ビットシフト処理データ１３を入力として、ハ
ードウェア規模、変換データ精度等から考慮されたデー
タの上位ビットから一定のビット数を利用してアドレス
を発生させ、アドレスデータ１４として出力する。この
アドレス発生時に全ビットを利用せずに、上位の数ビッ
トを利用することによってアドレス値の範囲が小さくな
シ結果として対数テーブル記憶回路４の容量を減少させ
ることができる。対数テーブル記憶回路４は、アドレス
データ１４を入力とする記憶回路であシ、アドレスデー
タのビット長に対応した対数テーブルの記憶容量を保有
（記憶容量は、アドレスデータのビット長をＣとすると
２ｃワードとなる。）シ、アドレスデータ１４に対応し
た暫定対数変換データ１５を出力する。この暫定対数変
換データ１５と補正値１７とは、加算回路５に入力され
補正値１７はシフトレジスタ回路２から出力されたビッ
トシフト回数データ１６により、補正値テーブル記憶回
路６で選択された値である。この加算回路５では、暫定
対数変換データ１５がビットシフト操作を行った後の変
換値であシ、真の対数変換値ではないため、ビットシフ
ト分の補正値１７を加算して、ディジタルデータ１２の
対数変換データ１８を得る。このようにしてディジタル
データの対数変換を行う。
次に、理解しゃすい様に式を用いて一例を説明する。
今、アナログ入力データ１１の傭人が「１６」、Ａ／Ｄ
変換変換器量力ビット長Ｂが「８」、アドレス発生回路
３の出力ビット長Ｃが「４」、対数テーブル記憶回路４
の容量が２’−「１６Ｊとした場合の説明を行う。
変換変換器量力ビット長Ｂが「８」、アドレス発生回路
３の出力ビット長Ｃが「４」、対数テーブル記憶回路４
の容量が２’−「１６Ｊとした場合の説明を行う。
人／Ｄ変換器ｌの変換誤差を無視できるとすると、ディ
ジタルデータ１２がｒ １６ Ｊ （ｏｏｏｌｏ。
ジタルデータ１２がｒ １６ Ｊ （ｏｏｏｌｏ。
００）となる。有効データの最大ビット（５ビツト目）
がＭ２Ｒへ来るにはビットシフトを左へ３回行えば良い
からビットシフト回数（Ｎ）データ１６は「３」、さら
にビットシフト処理データ１３はａｘｚ’−１ｓｘ２”
−ｒ１２８コ（１ｏｏｏｏｏｏ０）となる、アドレス発
生回路３の出力ビット長Ｃが「４」であるため、ＭＳＢ
から４ビツトのデータをアドレスデータ１４として出力
する。すなわち、アドレスデータ１４はＡＸ２Ｎ−（Ｉ
Ｉ−Ｃ）＝（−８Ｊ（１０００）となる。
がＭ２Ｒへ来るにはビットシフトを左へ３回行えば良い
からビットシフト回数（Ｎ）データ１６は「３」、さら
にビットシフト処理データ１３はａｘｚ’−１ｓｘ２”
−ｒ１２８コ（１ｏｏｏｏｏｏ０）となる、アドレス発
生回路３の出力ビット長Ｃが「４」であるため、ＭＳＢ
から４ビツトのデータをアドレスデータ１４として出力
する。すなわち、アドレスデータ１４はＡＸ２Ｎ−（Ｉ
Ｉ−Ｃ）＝（−８Ｊ（１０００）となる。
今、対数の底を「２」とすると、暫定対数変換データ１
５は、ＩｏｇＤＡ＋（Ｎ （Ｅｌ ｃ） ） ｌｏ
ｇｏ ２−１ｏｇ２１６＋（３−（８−４））Ｉｏｇ２
２−１０２−１Ｏ＋（−１） １ｏｇ２２−１ｏｇ２１
６＋（−１）−４−１−ｒ３Ｊとなる。
５は、ＩｏｇＤＡ＋（Ｎ （Ｅｌ ｃ） ） ｌｏ
ｇｏ ２−１ｏｇ２１６＋（３−（８−４））Ｉｏｇ２
２−１０２−１Ｏ＋（−１） １ｏｇ２２−１ｏｇ２１
６＋（−１）−４−１−ｒ３Ｊとなる。
この暫定対数変換データ１５からディジタルデータ１２
の対数変換値を得るには（Ｎ−（Ｂ−Ｃ））１０ｇ０２
−「−１Ｊを消去すれば良いから、補正値テーブル記憶
回路６でビットシフト回路データ１６の値Ｎの「３」Ｋ
対応した補正値１７の−（Ｎ−（Ｂ−Ｃ）ＮｏｇＤ２−
ｒｌＪを加算回路５において暫定対数データ１５に加え
ることによってディジタルデータ１２の対数変換データ
１８がｌ ｏｇ ＯＡ −１０ｇ２１６−ｒ４Ｊとして
得られる。
の対数変換値を得るには（Ｎ−（Ｂ−Ｃ））１０ｇ０２
−「−１Ｊを消去すれば良いから、補正値テーブル記憶
回路６でビットシフト回路データ１６の値Ｎの「３」Ｋ
対応した補正値１７の−（Ｎ−（Ｂ−Ｃ）ＮｏｇＤ２−
ｒｌＪを加算回路５において暫定対数データ１５に加え
ることによってディジタルデータ１２の対数変換データ
１８がｌ ｏｇ ＯＡ −１０ｇ２１６−ｒ４Ｊとして
得られる。
以上説明したように、本発明は、ディジタルデータに対
してビットシフト操作を行い、ディジタルデータの上位
数ビットを利用してデータをアドレス化し、対数テーブ
ル記憶回路からアドレスに対応した対数データを取シ出
して、常に一定数の対数テーブル値を利用してディジタ
ルデータの全範囲の対数変換を行い、さらにビットシフ
トの回数に対応した補正値を加算してディジタルデータ
の対数変換を行うことにより、対数テーブル記憶回路の
容量をデータの直接アドレス化による対数変換の場合よ
シ大幅に減少させることができる効果がある。
してビットシフト操作を行い、ディジタルデータの上位
数ビットを利用してデータをアドレス化し、対数テーブ
ル記憶回路からアドレスに対応した対数データを取シ出
して、常に一定数の対数テーブル値を利用してディジタ
ルデータの全範囲の対数変換を行い、さらにビットシフ
トの回数に対応した補正値を加算してディジタルデータ
の対数変換を行うことにより、対数テーブル記憶回路の
容量をデータの直接アドレス化による対数変換の場合よ
シ大幅に減少させることができる効果がある。
第１図は本発明の一実施例を示すブロック図である。図
において １・・・・・・Ａ／Ｄ変換器、２・・・・・・シフトレ
ジスタ回路、３・・・・・・アドレス発生回路、４・・
・・・・対数テーブル記憶回路、５・・・・・・加算回
路、６・・・・・・補正値テーブル記憶回路、１１・・
・・・・アナログ入力データ、１２・・・・・・ディジ
タルデータ、１３・・・・・・ビットシフト処理データ
、１４・・・・・・アドレスデータ、１５・・・・・・
暫定対数変換データ、１６・・・・・・ビットシフト回
数データ、１７・・・・・・補正値、１８・・・・・・
対数変換データである。 代理人 弁理士 内 原 晋 、１１．式：°゛・
。 、 ・ｔ
において １・・・・・・Ａ／Ｄ変換器、２・・・・・・シフトレ
ジスタ回路、３・・・・・・アドレス発生回路、４・・
・・・・対数テーブル記憶回路、５・・・・・・加算回
路、６・・・・・・補正値テーブル記憶回路、１１・・
・・・・アナログ入力データ、１２・・・・・・ディジ
タルデータ、１３・・・・・・ビットシフト処理データ
、１４・・・・・・アドレスデータ、１５・・・・・・
暫定対数変換データ、１６・・・・・・ビットシフト回
数データ、１７・・・・・・補正値、１８・・・・・・
対数変換データである。 代理人 弁理士 内 原 晋 、１１．式：°゛・
。 、 ・ｔ
Claims (1)
- あらかじめ対数変換値を記憶させた対数変換記憶手段と
、ディジタル変換されたディジタルデータをビットシフ
トしてこのデータのＭＳＢから有効最大ビットまでのビ
ットシフト回数を検出するビットシフト検出手段と、前
記ビットシフトされたデータの上位から前記記憶手段の
記憶容量に従って設定した数ビットをとり出しアドレス
化を行うアドレス化手段と、このアドレス化手段からの
アドレスに対応して前記対数変換記憶手段から対数デー
タを読出す対数変換手段と、前記ビットシフト回数に対
応した真の値に対する補正値を記憶する補正値記憶手段
と、この補正値記憶手段の出力補正値と前記対数変換手
段の出力対数データとを加算する補正値加算手段とを含
むディジタル対数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534985A JPS61224039A (ja) | 1985-03-29 | 1985-03-29 | デイジタル対数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534985A JPS61224039A (ja) | 1985-03-29 | 1985-03-29 | デイジタル対数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224039A true JPS61224039A (ja) | 1986-10-04 |
Family
ID=13284386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6534985A Pending JPS61224039A (ja) | 1985-03-29 | 1985-03-29 | デイジタル対数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319037A (ja) * | 1986-07-11 | 1988-01-26 | Fujitsu Ltd | デ−タの対数変換方式 |
| EP0755121A2 (en) * | 1995-07-21 | 1997-01-22 | Nec Corporation | Exponential and logarithmic conversion circuit |
-
1985
- 1985-03-29 JP JP6534985A patent/JPS61224039A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319037A (ja) * | 1986-07-11 | 1988-01-26 | Fujitsu Ltd | デ−タの対数変換方式 |
| EP0755121A2 (en) * | 1995-07-21 | 1997-01-22 | Nec Corporation | Exponential and logarithmic conversion circuit |
| EP0755121A3 (en) * | 1995-07-21 | 2000-07-05 | Nec Corporation | Exponential and logarithmic conversion circuit |
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