WO2020090025A1 - 演算処理装置および演算処理装置の制御方法 - Google Patents

演算処理装置および演算処理装置の制御方法 Download PDF

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WO2020090025A1
WO2020090025A1 PCT/JP2018/040476 JP2018040476W WO2020090025A1 WO 2020090025 A1 WO2020090025 A1 WO 2020090025A1 JP 2018040476 W JP2018040476 W JP 2018040476W WO 2020090025 A1 WO2020090025 A1 WO 2020090025A1
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WO
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arithmetic
circuit
calculation
arithmetic processing
threshold value
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Application number
PCT/JP2018/040476
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English (en)
French (fr)
Inventor
健 小薗井
洋征 和田
Original Assignee
富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/556—Logarithmic or exponential functions

Definitions

  • the present invention relates to an arithmetic processing device and a control method for the arithmetic processing device.
  • FIG. 8 is a diagram showing a configuration of a conventional arithmetic processing circuit 500.
  • the arithmetic processing circuit 500 shown in FIG. 8 includes registers 501 to 504, a determination circuit 505, CSA (Carry-Save Adder) 506, 507, a Log Table circuit 508, a right shift circuit (RSFT) 509, 510 and arithmetic circuits 511 to 514 are provided.
  • CSA Carry-Save Adder
  • RSFT right shift circuit
  • the arithmetic processing circuit 500 is an arithmetic circuit that performs exponential (EXP) arithmetic and logarithmic (LOG) arithmetic.
  • EXP exponential
  • LOG logarithmic
  • STL Simple Table Lookup
  • the arithmetic processing circuit 500 inputs x and obtains exp (x).
  • L is a variable in the power space and E is a variable in the exponential space.
  • i is the number of times the calculation is repeated.
  • n -2, -1, 0, +1, +2, the magnitude relationship between L i and 0 and the difference are determined, and n is selected so that L i comes closest to 0.
  • register values stored in the registers 501, 502, 503, and 504 may be referred to as LS, LC, ES, and EC, respectively.
  • the registers 501, 502, 503, 504 may be referred to as registers LS, LC, ES, EC, respectively.
  • LS + LC L 1
  • x is set in either one of LS and LC and 0 is set in the other.
  • ES + EC E 1
  • 1 is set to either ES or EC and 0 is set to the other.
  • the arithmetic processing circuit 500 inputs x and obtains log (x).
  • L is a logarithmic space variable
  • E is an antilogarithmic space variable.
  • i is the number of repeated calculations.
  • the Log Table circuit 508 and the CSA 506 implement L i arithmetic in exponential arithmetic or logarithmic arithmetic. Further, the right shift circuits 509 and 510, the arithmetic circuits 511 to 514, and the CSA 507 realize E i arithmetic in exponential arithmetic or logarithmic arithmetic.
  • the decision circuit 505 selects n based on L i .
  • the determination circuit 505 determines the magnitude relationship and difference between L i and 0, and selects the value of n where L i comes closest to 0.
  • the determination circuit 505 selects n based on E i .
  • the determination circuit 505 determines the magnitude relationship and difference between E i and 1, and selects the value of n at which E i is closest to 1.
  • the selected n is output to the Log Table circuit 508.
  • log (1 + n * 2 ⁇ -2i) corresponding to the variables i and n is set in advance in the Log Table circuit 508, and log (1) depending on i and n input from the determination circuit 505
  • the value of 1 + n * 2 ⁇ -2i) is output to the CSA 506.
  • the CSA 506 is an adder that outputs as it is without propagating the carry, and performs L i calculation (reference) using the above equation (1).
  • the sequence of partial sum bits of the output (calculation result) of the CSA 506 is input to the register 501.
  • the carry bit string of the output (calculation result) of the CSA 506 is input to the register 502.
  • the right shift circuits 509 and 510, the arithmetic circuits 511 to 514, and the CSA 507 realize the E i arithmetic (see the above equation (2)) in the exponential arithmetic.
  • the right shift circuits 509 and 510 realize 2 ⁇ -2i multiplication by performing a 2i bit right shift operation on the values ES and EC read from the registers 503 and 504. As a result, the calculation of 2 ⁇ -2i in the above equation (2) is realized. After that, the arithmetic circuits 511 to 514 realize the arithmetic operation of E i ⁇ n ⁇ 2 ⁇ -2i.
  • the arithmetic circuits 511 and 512 perform 1-fold ( ⁇ 1) or 2-fold ( ⁇ 2) calculation on the values output from the right shift circuits 509 and 510. For example, when n determined by the determination circuit 505 is +2 or -2, the arithmetic circuits 511 and 512 perform ⁇ 2 arithmetic operation. On the other hand, when n determined by the determination circuit 505 is +1 or -1, the arithmetic circuits 511 and 512 perform ⁇ 1 arithmetic operation.
  • the arithmetic circuits 513 and 514 output the values output from the arithmetic circuits 511 and 512 by passing through (+) or inverting the sign (-). For example, when n determined by the determination circuit 505 is any one of +2, +1 and 0, the arithmetic circuits 513 and 514 output through. On the other hand, when n determined by the determination circuit 505 is -2 or -1, the arithmetic circuits 513 and 514 invert the sign and output.
  • the CSA 507 is an adder that outputs as it is without propagating to the carry and performs E i calculation using the above equation (2).
  • the sequence of partial sum bits of the output (calculation result) of the CSA 507 is input to the register 503.
  • the carry bit string of the output (calculation result) of the CSA 507 is input to the register 504.
  • the arithmetic processing circuit 500 outputs the value E i of the registers 503 and 504 as the result of the exponential operation and the value L i of the registers 501 and 502 as the result of the logarithmic operation.
  • FIG. 9 is a diagram showing a configuration of a conventional arithmetic processing circuit 600 for solving the problem caused by the arithmetic processing circuit 500 as described above.
  • the arithmetic processing circuit 600 shown in FIG. 9 includes a determination circuit 601, a 1st_n table circuit 602 and a selector 603 instead of the determination circuit 505 of the arithmetic processing circuit 500 shown in FIG. Further, arithmetic circuits 604 and 605 are provided instead of the arithmetic circuits 511 and 512 of the arithmetic processing circuit 500, and a Log Table circuit 606 is provided instead of the Log Table circuit 508. The other parts are configured similarly to the arithmetic processing circuit 500 of FIG.
  • Each output of the 1st_n table circuit 602 and the determination circuit 601 is input to the selector 603.
  • the selector 603 selects and outputs the output of the determination circuit 601 after the second calculation. Further, in the judgment circuit 601, ⁇ 3 is added to the options of n as compared with the judgment circuit 505 shown in FIG. That is, the determination circuit 601 has -3, -2, -1, 0, +1, +2, +3 as the option n.
  • the output of the selector 603 is input to the arithmetic circuits 513, 514, 604, 605 and the Log Table circuit 606.
  • the arithmetic circuits 604 and 605 are each a ⁇ 1 or ⁇ 2 or ⁇ 3 circuit, and depending on n output from the determination circuit 601, a through ( ⁇ 1), a left shift ( ⁇ 2) or a ⁇ 3 multiplication is performed. Do either of the above.
  • the circuit scale becomes large by including the 1st_n table circuit 602, the selector 603, and the arithmetic circuits 604 and 605.
  • the circuit scale becomes large by including the 1st_n table circuit 602, the selector 603, and the arithmetic circuits 604 and 605.
  • the present invention was created in view of such problems, and an object thereof is to enable convergence to a solution in exponential calculation or logarithmic calculation without increasing the circuit scale.
  • this arithmetic processing device includes an arithmetic circuit for performing exponential arithmetic or logarithmic arithmetic, and a bit calculated by the arithmetic circuit per cycle when the number of times of arithmetic repetition by the arithmetic circuit is less than or equal to a threshold value.
  • a setting unit that sets the number to a first number and sets the number of bits calculated by the arithmetic circuit per cycle to a second number, which is larger than the first number, when the number of operation repetitions is larger than the threshold value.
  • FIG. 3 is a diagram illustrating a relationship between an index and an entry of a Log Table circuit in an arithmetic processing circuit as an example of an embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of a right shift circuit in an arithmetic processing circuit as an example of an embodiment.
  • FIG. 4 is a diagram illustrating a selector switching rule of the right shift circuit illustrated in FIG. 3.
  • 6 is a flowchart for explaining an outline of processing of an arithmetic processing circuit as an example of the embodiment. 6 is a flowchart for explaining arithmetic processing in an arithmetic processing circuit as an example of the embodiment.
  • FIG. 1 is a diagram illustrating a configuration of an arithmetic processing circuit 1 as an example of an embodiment.
  • the arithmetic processing circuit (arithmetic unit) 1 is provided, for example, in a processor (arithmetic processing unit) of an information processing device and realizes arithmetic.
  • the arithmetic processing circuit 1 shown in FIG. 1 is an arithmetic processing circuit that realizes two types of arithmetic operations, an exponential (EXP) arithmetic operation and a logarithmic (LOG) arithmetic operation. That is, the arithmetic processing circuit 1 selectively implements either exponential arithmetic or logarithmic arithmetic.
  • a radix4 STL (Sequential Table Lookup) method for obtaining a quotient of 2 bits by one operation may be used. For example, with x as input, exp (x) is obtained. L is a variable in the power space and E is a variable in the exponential space. Further, i is the number of times the calculation is repeated.
  • the STL method may be used for logarithmic calculation. For example, log (x) is obtained by inputting x.
  • L is a logarithmic space variable and E is an antilogarithmic space variable. Further, i is the number of repeated calculations.
  • the arithmetic processing circuit 1 shown in FIG. 1 includes registers 101 to 104, a determination circuit 105, CSAs 107 and 114, a Log Table circuit 106, right shift circuits (RSFT2) 108 and 109, and arithmetic circuits 110 to 113.
  • arithmetic processing circuit 1 shown in FIG. 1 includes registers 101 to 104, a determination circuit 105, CSAs 107 and 114, a Log Table circuit 106, right shift circuits (RSFT2) 108 and 109, and arithmetic circuits 110 to 113.
  • RSFT2 right shift circuits
  • the register 101 may be referred to as the register LS.
  • the register 102 may be referred to as a register LC
  • the register 103 may be referred to as a register ES
  • the register 104 may be referred to as a register EC.
  • the register 101 is connected to the determination circuit 105 and the CSA 107, respectively.
  • the register 101 stores the result (sum) of the Li operation performed by the CSA 107 described later. That is, the register 101 stores the mid-calculation value generated by the CSA 107 during the calculation process.
  • the register value L i read from the register 101 is input to each of the determination circuit 105 and the CSA 107.
  • the register 102 is connected to the determination circuit 105 and the CSA 107, respectively.
  • the result (carry) of the L i calculation by the CSA 107 is stored in the register 102. That is, the register 102 stores the mid-calculation value generated by the CSA 107 during the calculation process.
  • the register value L i read from the register 102 is input to each of the determination circuit 105 and the CSA 107.
  • the Log Table circuit 106 and the CSA 107 realize L i operation in exponential operation or logarithmic operation.
  • the right shift circuits 108 and 109, the arithmetic circuits 110 to 113, and the CSA 114 realize E i arithmetic in exponential arithmetic or logarithmic arithmetic.
  • the number of bits (first number) required per cycle is reduced (for example, once). ..
  • the number of bits (second number) required per cycle is increased (for example, two times or more). The second number is larger than the first number.
  • n -2, -1, 0, +1, +2.
  • the number of bits (first number) required per cycle is 1 when i ⁇ k
  • the number of bits (second number) required per cycle is 2 when i> k.
  • the determination circuit 105 selects n based on L i .
  • the determination circuit 105 determines the magnitude relationship and difference between L i and 0, and selects the value of n where L i comes closest to 0.
  • the determination circuit 105 selects n based on E i .
  • the determination circuit 105 determines the magnitude relationship and difference between E i and 1, and selects the value of n at which E i is closest to 1.
  • n determined by the determination circuit 105 is input to the arithmetic circuits 110 to 113 and the Log Table circuit 106.
  • the Log Table circuit 106 outputs the value of log (1 + n * 2 ⁇ -A).
  • A i
  • A 2i-k.
  • log (1 + n * 2 ⁇ -A) corresponding to the variables i and n is preset in the Log Table circuit 106, and the value corresponding to i and n input from the determination circuit 105 is set. Output the value of log (1 + n * 2 ⁇ -A).
  • the Log Table circuit 106 has i and n as indexes and each value of log (1 + n ⁇ 2 ⁇ -i) or log (1 + n ⁇ 2 ⁇ -(2i-k)) as an entry. Have.
  • FIG. 2 is a diagram illustrating a relationship between an index and an entry of the Log Table circuit 106 in the arithmetic processing circuit 1 as an example of the embodiment.
  • each entry is shown in a logarithmic format with log for convenience, but in reality, each entry holds a numerical value obtained by calculating the logarithm.
  • the part where “don't care” is shown is not selected.
  • the Log Table circuit 106 outputs the entry values corresponding to the input i and n to the CSA 107.
  • the Log Table circuit 106 stores the information in which the index and the entry are associated with each other as illustrated in FIG. 2 in a storage device (not shown), and when i and n are input, this information is input.
  • the value of the corresponding entry may be acquired and output by referring to i and n as indexes.
  • the Log Table circuit 106 may acquire the information illustrated in FIG. 2 from the control unit 10 or the like.
  • the CSA 107 is a carry-in save adder with three inputs and two outputs (3 in-2 out), and each output is input from the registers 101 and 102 and the Log Table circuit 106. Further, of the output (calculation result) of the CSA 107, the sequence of partial sum bits is input to the register 101. On the other hand, of the output (calculation result) of the CSA 107, the carry bit string is input to the register 102.
  • the CSA 107 performs a calculation of L i + 1 (L i calculation).
  • the CSA 107 uses the value of log (1 + n * 2 ⁇ -A) output from the Log Table circuit 106 to calculate L i based on the above equation (3).
  • the register 103 is connected to the determination circuit 105, the right shift circuit 108, and the CSA 114, respectively, and the result (sum) of the E i operation by the CSA 114 described later is stored in the register 103. That is, the register 103 stores the midway calculation value generated by the CSA 114 during the calculation process.
  • the register value E i read from the register 103 is input to each of the determination circuit 105, the right shift circuit 108, and the CSA 114.
  • the register 104 is connected to the determination circuit 105, the right shift circuit 109, and the CSA 114, respectively.
  • the result (carry) of the E i calculation by the CSA 114 is stored in this register 104. That is, the register 104 stores the mid-calculation value generated by the CSA 114 during the calculation process.
  • the register value E i read from the register 104 is input to each of the determination circuit 105, the right shift circuit 109, and the CSA 114.
  • the CSA 114 is a carry-in save adder with four inputs and two outputs (4 in-2 out), and the outputs from the registers 103 and 104 and the arithmetic circuits 112 and 113 are input.
  • the CSA 114 is used for exponential operation or logarithmic operation.
  • the CSA 114 calculates E i + 1 .
  • the CSA 114 uses the values output from the registers 103 and 104 and the arithmetic circuits 112 and 113, respectively, to calculate E i based on the above equation (3).
  • the partial sum bit string of the output (calculation result) of the CSA 114 is input to the register 103.
  • the carry bit string of the output (calculation result) of the CSA 114 is input to the register 104.
  • the right shift circuits 108 and 109 perform a right shift on the bit string of the processing target data, and perform a number of bit shifts on the processing target data according to the number of operation repetitions i.
  • the right shift circuit 108 performs a right shift operation on the register output ES of the register 103
  • the right shift circuit 109 performs a right shift operation on the register output EC of the register 104 to obtain E i ⁇ 2 ⁇ -i. Or the operation of E i ⁇ 2 ⁇ -(2i-k) is realized.
  • the right shift circuits 108 and 109 perform the operation of E i ⁇ 2 ⁇ -i when i ⁇ k, and the operation of E i ⁇ 2 ⁇ -(2i-k) when i> k.
  • Right shift circuit 108 and 109, i only achieves calculation of E i ⁇ 2 ⁇ -i by right shifting the E i, 2i-k only E by right shifting the E i i ⁇ 2 ⁇ - ( 2i-k) is realized.
  • the right shift circuits 108 and 109 have the same configuration as each other.
  • FIG. 3 illustrates a circuit configuration of the right shift circuits 108 and 109 in the arithmetic processing circuit 1 as an example of the embodiment
  • FIG. 4 illustrates a switching rule of the selector 1081 of the right shift circuits 108 and 109 illustrated in FIG. FIG.
  • the right shift circuits 108 and 109 output the operation result of E i ⁇ 2 ⁇ -i when i ⁇ k by performing selection output by each selector 1081 according to the switching rule illustrated in FIG. 4, and i> k In the case of, the output of the operation result of E i ⁇ 2 ⁇ -(2i-k) is realized.
  • D [15: 0] indicates the data to be shifted
  • R [15: 0] indicates the data after the shift. Note that [15] is the sign bit. Further, i is the number of times of repeated calculation.
  • the right shift circuits 108 and 109 each include a selector 1081 that receives D for each bit of R (R [0] to R [15]).
  • the selector 1081 refers to the switching rule illustrated in FIG. 4 to perform selection and output according to i.
  • the number of inputs to the selector 1801 is the number that i can take (9 in the example shown in FIG. 4).
  • the right shift circuits 108 and 109 perform bit shift on the data to be processed by the number of times corresponding to the number of times of operation repetition i.
  • the input D [15: 0] is right-shifted by i bits to become R [15: 0].
  • the arithmetic circuits 110 and 111 perform a 1 ⁇ ( ⁇ 1) operation or a 2 ⁇ ( ⁇ 2) operation on the input value.
  • the arithmetic circuits 110 and 111 realize a 1 ⁇ ( ⁇ 1) operation by passing the input value and a 2 ⁇ ( ⁇ 2) operation by shifting the input register value by 1 bit to the left.
  • n determined by the determination circuit 105 when n determined by the determination circuit 105 is +2 or -2, the arithmetic circuits 110 and 111 perform ⁇ 2 arithmetic operation. On the other hand, when n determined by the determination circuit 105 is +1 or -1, the arithmetic circuits 110 and 111 perform x1 arithmetic operation.
  • the calculation result of the calculation circuit 110 is input to the calculation circuit 112, and the calculation result of the calculation circuit 111 is input to the calculation circuit 113.
  • the arithmetic circuits 112 and 113 output (through) (+) or invert (-) the input value.
  • the output from the determination circuit 105 is input to the arithmetic circuits 112 and 113.
  • the arithmetic circuits 112 and 113 select and set a code according to the code of n determined by the determination circuit 105.
  • the control unit 10 controls the arithmetic processing in the arithmetic processing circuit 1.
  • the control unit 10 operates according to an instruction from the program.
  • the control unit 10 has a function as an instruction decoder, decodes the content of the instruction read in an instruction register (not shown), and controls the arithmetic processing circuit 1.
  • the memory 11 is, for example, a RAM (Random Access Memory).
  • the memory 11 stores, for example, initial values of the registers 101 to 104.
  • the initial value is provided according to the type of arithmetic processing (exponential arithmetic and logarithmic arithmetic).
  • the control unit 10 initializes the registers 101 to 104 at the start of the arithmetic processing in the arithmetic processing circuit 1.
  • the control unit 10 may perform initialization by reading an initial value corresponding to the type of operation executed in the arithmetic processing circuit 1 from the memory 11 and storing it in the registers 101 to 104.
  • the control unit 10 also reads out and outputs the calculation result from the registers 101 to 104 that store the result of the calculation process.
  • the control unit 10 may store the information (see FIG. 2) in which the index and the entry referred to by the Log Table circuit 106 are associated with each other in the memory 11 and provide the information to the Log Table circuit 106 as appropriate.
  • control unit 10 may store the switching rule (see FIG. 4) of the selector 1081 referred to by the right shift circuits 108 and 109 in the memory 11 and provide it to the right shift circuits 108 and 109 as appropriate.
  • the control unit 10 may also give an instruction to start the arithmetic processing in the arithmetic processing circuit 1.
  • the control unit 10 may manage i, which indicates the number of iterations (loops) of computation in the computation processing circuit 1.
  • the control unit 10 may count i, and compare the value of i with a preset threshold value (imax) to determine that the loop has ended.
  • step A1 the control unit 10 confirms the calculation type. If the calculation type is exponential calculation (see EXP route in step A1), the process proceeds to step A2.
  • step A3 the arithmetic processing circuit 1 sets a prescribed first number (first bit number: 1 bit, for example) as the number of bits to be obtained per cycle.
  • step A4 the arithmetic processing circuit 1 sets a second number (second bit number: for example, 2 bits) larger than the first number as the number of bits to be obtained per cycle.
  • the right shift circuits 108 and 109 execute right shift operations according to the set number of shifts.
  • step A5 the determination circuit 105 selects n based on L i .
  • step A6 the exponential operation is executed with the number of bits according to the first number or the second number set in step A3 or step A4.
  • step A7 the control unit 10 confirms whether the exponentiation operation is completed. If the result of this confirmation is that the exponentiation operation has not ended (see NO route in step A7), the value of i is incremented (i ++) in step A8, and the flow returns to step A2.
  • step A7 when the exponential calculation is completed (see YES route in step A7), the process proceeds to step A15.
  • step A15 the values of the registers 103 and 104 are output as the result of the E i calculation.
  • step A1 if the result of the confirmation in step A1 is that the operation type is logarithmic operation (see the LOG route of step A1), the process proceeds to step A9.
  • step A10 the arithmetic processing circuit 1 sets a prescribed first number (first bit number: 1 bit, for example) as the number of bits to be obtained per cycle.
  • step A11 the arithmetic processing circuit 1 sets a second number (second bit number: for example, 2 bits) larger than the first number as the number of bits to be obtained per cycle.
  • the right shift circuits 108 and 109 execute right shift operations according to the set number of shifts.
  • step A12 the determination circuit 105 selects n based on E i .
  • step A6 the logarithmic operation is executed with the number of bits according to the first number or the second number set in step A10 or step A11.
  • step A13 the control unit 10 confirms whether the logarithmic calculation is completed. As a result of this confirmation, when the logarithmic calculation is not completed (see NO route in step A13), the value of i is incremented (i ++) in step A14, and then the process returns to step A9.
  • step A13 If, as a result of the confirmation in step A13, the logarithmic calculation is completed (see YES route in step A13), the process proceeds to step A15.
  • step A15 the values of the registers 101 and 102 are output as the result of the Li calculation.
  • step B1 the control unit 10 confirms the type of calculation. If the calculation type is exponential calculation (see EXP route in step B1), the process proceeds to step B2.
  • step B2 the registers 101 to 104 are initialized.
  • the initialization of the register is performed by the control unit 10, for example.
  • LS + LC L 1
  • x is set in either one of LS and LC and 0 is set in the other.
  • ES + EC E 1
  • 1 is set to either ES or EC and 0 is set to the other.
  • step B3 a loop process for repeatedly executing the control up to step B11 is started until i reaches a predetermined maximum value (imax) in the exponent calculation of the processing target.
  • step B7 the determination circuit 105 determines the magnitude relationship and difference between L i and 0, and selects the value of n where L i is closest to 0.
  • the Log Table circuit 106 outputs the value of log (1 + n * 2 ⁇ -A) corresponding to i and n selected by the determination circuit 105.
  • step B11 loop end processing corresponding to step B3 is performed.
  • i imax
  • step B12 E i is output to the processing unit in the subsequent stage (for example, another arithmetic circuit or the like), and the processing ends.
  • step B1 As a result of checking the operation type in step B1, if the operation type is logarithmic operation (see LOG route of step B1), the process proceeds to step B13.
  • step B13 the registers 101 to 104 are initialized.
  • the initialization of the register is performed by the control unit 10, for example.
  • LS + LC L 1 , and for example, 0 is set for each of LS and LC.
  • ES + EC E 1 , and x is set to either ES or EC and 0 is set to the other.
  • step B14 a loop process for repeatedly performing the control up to step B22 is started until i reaches a predetermined maximum value (imax) in the exponent calculation of the processing target.
  • step B18 the determination circuit 105 determines the magnitude relationship and difference between E i and 1, and selects the value of n at which E i is closest to 0.
  • the Log Table circuit 106 outputs the value of log (1 + n * 2 ⁇ -A) corresponding to i and n selected by the determination circuit 105.
  • step B22 loop end processing corresponding to step B14 is performed.
  • i imax
  • step B23 L i is output to the subsequent processing unit (for example, another arithmetic circuit or the like), and the process is terminated.
  • the subsequent processing unit for example, another arithmetic circuit or the like
  • FIG. 7 is a diagram showing a configuration example in which the arithmetic processing circuit 1 as an example of the above-described embodiment is mounted on, for example, a processor for applications such as deep learning.
  • a processor for deep learning, etc. has a plurality of arithmetic units as shown in FIG. 7, and performs parallel arithmetic.
  • Each arithmetic unit is provided with an EXP / LOG arithmetic unit that performs exponential arithmetic and logarithmic arithmetic, and as shown in FIG. 7, the arithmetic processing circuit 1 may be used as the EXP / LOG arithmetic unit provided in the processor.
  • the processor illustrated in FIG. 7 includes an instruction unit, a plurality of register files # 1 to #m, and a plurality of execution units # 1 to #m.
  • Each execution unit includes a plurality (n) of arithmetic units # 1 to #n, and the arithmetic processing circuit 1 is provided in these arithmetic units.
  • the processor system illustrated in FIG. 7 has a large occupation ratio of the arithmetic units to the whole, but by applying the arithmetic processing circuit 1 to each such arithmetic unit, the effect of reducing the circuit scale of the arithmetic units can be obtained. Can be played.
  • control unit 11 memory 12 processor 101-104 register 105 determination circuit 107, 114 CSA 106 Log Table circuit 108, 109 Right shift circuit 110-113 Operation circuit 1081 Selector

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Abstract

指数演算または対数演算を行なう演算回路１０７，１１４と、演算回路１０７，１１４による演算繰り返し回数が閾値以下の場合に、１サイクル当たりに演算回路１０７，１１４が求めるビット数を第１数に設定し、演算繰り返し回数が閾値よりも多い場合に、１サイクル当たりに演算回路１０７，１１４が求めるビット数を、第１数よりも多い第２数に設定する設定部１０６，１０８，１０９とを備えることで、回路規模を大きくすることなく指数演算または対数演算において解に収束できるようにする。

Description

演算処理装置および演算処理装置の制御方法
　本発明は、演算処理装置および演算処理装置の制御方法に関する。
　図８は従来の演算処理回路５００の構成を示す図である。
　この図８に示す演算処理回路５００は、レジスタ５０１～５０４，判定回路５０５，ＣＳＡ（Carry-Save Adder：桁上げ保存加算器）５０６，５０７，Log Table回路５０８，右シフト回路（ＲＳＦＴ）５０９，５１０および演算回路５１１～５１４を備える。
　演算処理回路５００は指数（ＥＸＰ）演算および対数（ＬＯＧ）演算を行なう演算回路である。例えば、演算1回で商2bitを求めるradix-4のＳＴＬ（Sequential Table Lookup）法を用いる。
　演算処理回路５００は、指数演算において、ｘを入力とし、exp(x)を求める。
　Lはべき数の空間の変数であり、Eは指数の空間の変数である。また、iは演算の繰り返し回数である。
　Liの算出（Li演算）には、以下の式（１）を用いる。
　　Li+1= Li - log(1 + n × 2^-2i)　　　・・・（１）
　また、Eiの算出（Ei演算）には、以下の式（２）を用いる。
　　Ei+1= Ei × (1 + n × 2^-2i)
        =Ei+ Ei × n × 2^-2i　　・・・（２）
　ただし、n = -2, -1, 0, +1, +2であり、Liと0との大小関係および差分を判定し、Liが0に一番近づくようにnを選ぶ。
　なお、レジスタ５０１，５０２，５０３，５０４に格納される値（レジスタ値）を、それぞれLS，LC，ES，ECという場合がある。また、レジスタ５０１，５０２，５０３，５０４を、それぞれレジスタＬＳ，ＬＣ，ＥＳ，ＥＣという場合がある。
　演算処理回路５００においては、初期値をL1 = x，E1 = exp(0) = 1となるよう、レジスタ５０１～５０４の初期化が行なわれる。
　なお、LS + LC = L1であり、例えば、LSとLCとのいずれか一方にxを設定し、他方に0を設定する。同様に、ES + EC =E1であり、ESとECとのいずれか一方に1を設定し、他方に0を設定する。
　演算処理回路５００においては、x = log(Ei) + Liを満たしつつ、演算を繰り返してLiを少しずつ0に近づけることで、Eiがexp(x)に近づく（Li=x→0、Ei=exp(0)→exp(x)）。
　すなわち、処理対象の指数演算においてiが予め規定された最大値（imax）に到達するまで、Liを算出するLi演算とEiを算出するEi演算とを繰り返し行なう。
　演算処理回路５００は、対数演算において、ｘを入力とし、log(x)を求める。
　Lは対数の空間の変数であり、Eは真数の空間の変数である。またiは繰り返し演算の回数である。
　初期値をL1= log(1) = 0，E1 = xとし、x = Ei × exp(Li)を満たしつつ、演算を繰り返してEiを少しずつ1に近づけることで、Liがlog(x)に近づく（Ei=x→1、Li=log(1)→log(x)）。
　対数演算におけるLiおよびEiの演算方法（Li演算，Ei演算）は概ね指数演算と同様であるが、nの選び方は異なる。すなわち、Eiと1との大小関係および差分を判定し、Eiが1に一番近づくようにnを選ぶ。
　演算処理回路５００において、Log Table回路５０８およびＣＳＡ５０６が、指数演算または対数演算におけるLi演算を実現する。また、右シフト回路５０９，５１０，演算回路５１１～５１４およびＣＳＡ５０７が、指数演算または対数演算におけるEi演算を実現する。
　指数演算を行なう場合、判定回路５０５は、Liに基づき、nを選択する。判定回路５０５は、Liと0との大小関係および差分を判定し、Liが0に一番近づくnの値を選択する。一方、対数演算を行なう場合、判定回路５０５は、Eiに基づき、nを選択する。判定回路505は、Eiと1との大小関係および差分を判定し、Eiが1に一番近づくnの値を選択する。選択されたnはLog Table回路５０８に出力される。
　Log Table回路５０８には、予め変数i, nに対応するlog(1+n*2^-2i)の値が設定されており、iと判定回路５０５から入力されるnとに応じたlog(1+n*2^-2i)の値をＣＳＡ５０６に出力する。
　ＣＳＡ５０６は、桁上を伝播させずにそのまま出力する加算器であり、上記式（１）を用いてLi演算（参照）を行なう。ＣＳＡ５０６の出力（演算結果）のうち部分和ビットの列は、レジスタ５０１に入力される。一方、ＣＳＡ５０６の出力（演算結果）のうち桁上げビットの列はレジスタ５０２に入力される。
　また、右シフト回路５０９，５１０，演算回路５１１～５１４およびＣＳＡ５０７が、指数演算におけるEi演算（上記式（２）参照）を実現する。
　右シフト回路５０９，５１０は、レジスタ５０３，５０４から読み出された値ES，ECに対して2iビットの右シフト演算を行なうことで2^-2i倍算を実現する。これにより、上記式（２）の2^-2iの演算が実現される。なお、その後、演算回路５１１～５１４によりEi×n×2^-2iの演算が実現される。
　演算回路５１１，５１２は、右シフト回路５０９，５１０から出力された値に対して、1倍（×1）演算または2倍（×2）演算を行なう。例えば、判定回路５０５において決定されたnが+2または-2である場合に、演算回路５１１，５１２は×2演算を行なう。一方、判定回路５０５において決定されたnが+1または-1である場合に、演算回路５１１，５１２は×1演算を行なう。
　演算回路５１３，５１４は、演算回路５１１，５１２から出力された値をスルー（+）または符号反転（-）して出力する。例えば、判定回路５０５において決定されたnが+2，+1，0のいずれかである場合に、演算回路５１３，５１４はスルー出力する。一方、判定回路５０５において決定されたnが-2または-1である場合に、演算回路５１３，５１４は符号反転して出力する。
　ＣＳＡ５０７は、桁上を伝播させずにそのまま出力する加算器であり、上記式（２）を用いてEi演算を行なう。ＣＳＡ５０７の出力（演算結果）のうち部分和ビットの列は、レジスタ５０３に入力される。一方、ＣＳＡ５０７の出力（演算結果）のうち桁上げビットの列はレジスタ５０４に入力される。
　演算処理回路５００においては、指数演算の結果としてレジスタ５０３，５０４の値Eiを出力し、対数演算の結果としてレジスタ５０１，５０２の値Liを出力する。
　しかしながら、このような従来の演算処理回路５００においては、指数演算を行なう場合に、Liが0から遠い時点では、1回の演算でEiがexp(x)に十分近づかず、結果として演算を繰り返してもEiがexp(x)に収束しないことがある。同様に、対数演算を行なう場合に、Eiが1から遠い時点では、1回の演算でLiがlog(x)に十分近づかず、結果として演算を繰り返してもLiがlog(x)に収束しないことがある。EiもしくはLiが解にある程度近い範囲にあることを想定しているのに対し、繰り返し回数（i）が少ない時点では、その範囲から外れる場合があるからである。
　すなわち、演算を繰り返しても指数演算のEiもしくは対数演算のLiが解に収束しない場合がある。
　図９は上述の如き演算処理回路５００による問題を解消するための従来の演算処理回路６００の構成を示す図である。
　この図９に示す演算処理回路６００においては、図８に示した演算処理回路５００の判定回路５０５に代えて判定回路６０１，1st_nテーブル回路６０２およびセレクタ６０３を備える。また、演算処理回路５００の演算回路５１１，５１２に代えて演算回路６０４，６０５を備えるとともに、Log Table回路５０８に代えてLog Table回路６０６を備える。その他の部分は図８の演算処理回路５００と同様に構成されている。
　なお、図中、既述の符号と同一の符号は同様の部分を示しているので、その説明は省略する。
　この図９に示す演算処理回路６００においては、演算1回目（i=1）だけnの選択論理を変更する。
　1st_nテーブル回路６０２および判定回路６０１の各出力がセレクタ６０３に入力される。
　1st_nテーブル回路６０２は、演算1回目（i=1）においてのみ参照される参照テーブル（lookup table）である。演算1回目（i=1）だけ、L1もしくはE1（つまり入力x）をインデックスとして1st_nテーブル回路６０２が参照され、セレクタ６０３は1st_n テーブル回路６０２の出力を選択して出力する。
　なお、演算2回目以降は、セレクタ６０３は判定回路６０１の出力を選択して出力する。また、判定回路６０１においては、図８に示した判定回路５０５に比べてnの選択肢に±3が追加されている。すなわち、判定回路６０１は、選択肢nとして、-3，-2，-1，0，+1，+2，+3を有する。
　セレクタ６０３の出力は、演算回路５１３，５１４，６０４，６０５およびLog Table回路６０６に入力される。
　Log Table回路６０６においては、Log Table回路５０８に比べて、エントリにn=-3，+3に対応する値を追加して備える。
　演算回路６０４，６０５は、それぞれ、×1 or ×2 or ×3回路であり、判定回路６０１から出力されるnに応じて、スルー（×1）または、左シフト（×2）または×3乗算のいずれかを行なう。
特開平８－１２３７８５号公報 特開平２－１７０２８５号公報
　しかしながら、このような図９に示す従来の演算処理回路６００においては、1st_nテーブル回路６０２やセレクタ６０３，演算回路６０４，６０５を備えることで、回路規模が大きくなる。これにより、クリティカルパスの論理段数が多くなり、ディレイが大きくなるという課題がある。
　本発明は、このような課題に鑑み創案されたもので、回路規模を大きくすることなく指数演算または対数演算において解に収束できるようにすることを目的とする。
　上記の目的を達成するために、この演算処理装置は、指数演算または対数演算を行なう演算回路と、前記演算回路による演算繰り返し回数が閾値以下の場合に、１サイクル当たりに前記演算回路が求めるビット数を第１数に設定し、前記演算繰り返し回数が前記閾値よりも多い場合に、１サイクル当たりに前記演算回路が求めるビット数を、前記第１数よりも多い第２数に設定する設定部とを備える。
　回路規模を大きくすることなく指数演算または対数演算において解に収束できる。
実施形態の一例としての演算処理回路の構成を例示する図である。 実施形態の一例としての演算処理回路におけるLog Table回路のインデックスとエントリとの関係を例示する図である。 実施形態の一例としての演算処理回路における右シフト回路の回路構成を例示する図である。 図３に例示した右シフト回路のセレクタの切り替えルールを例示する図である。 実施形態の一例としての演算処理回路の処理の概要を説明するためのフローチャートである。 実施形態の一例としての演算処理回路における演算処理を説明するためのフローチャートである。 実施形態の一例としての演算処理回路をプロセッサに実装する構成例を示す図である。 従来の演算処理回路の構成を示す図である。 従来の演算処理回路の構成を示す図である。
　以下、図面を参照して本演算処理装置および演算処理装置の制御方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
　図１は実施形態の一例としての演算処理回路１の構成を例示する図である。
　演算処理回路（演算器）１は、例えば情報処理装置のプロセッサ（演算処理装置）に備えられ、演算を実現する。図１に示す演算処理回路１は、指数（ＥＸＰ）演算および対数（ＬＯＧ）演算の２種類の演算を実現する演算処理回路である。すなわち、本演算処理回路１は、指数演算および対数演算のいずれかを選択的に実現する。
［指数演算］
　指数演算においては、例えば、演算1回で商2bitを求めるradix4のＳＴＬ（Sequential Table Lookup）法を用いてもよい。
　例えば、ｘを入力とし、exp(x)を求める。
　Lはべき数の空間の変数であり、Eは指数の空間の変数である。また、iは演算の繰り返し回数である。
　初期値をL1= x，E1 = exp(0) = 1とし、x = log(Ei) + Liを満たしつつ、演算を繰り返してLiを少しずつ0に近づけることで、Eiがexp(x)に近づく（Li=x→0、Ei=exp(0)→exp(x)）。
［対数演算］
　対数演算にＳＴＬ法を用いてもよい。
　例えば、ｘを入力とし、log(x)を求める。
　Lは対数の空間の変数であり、Eは真数の空間の変数である。またiは繰り返し演算の回数である。
　初期値をL1= log(1) = 0，E1 = xとし、x = Ei × exp(Li)を満たしつつ、演算を繰り返してEiを少しずつ1に近づけることで、Liがlog(x)に近づく（Ei=x→1、Li=log(1)→log(x)）。
　対数演算におけるLiおよびEiの演算方法（Li演算，Ei演算）は概ね指数演算と同様であるが、nの選び方は異なる。すなわち、Eiと1との大小関係および差分を判定し、Eiが1に一番近づくようにnを選ぶ。
　（Ａ）構成
　図１に示す演算処理回路１は、レジスタ１０１～１０４，判定回路１０５，ＣＳＡ１０７，１１４，Log Table回路１０６，右シフト回路（ＲＳＦＴ２）１０８，１０９および演算回路１１０～１１３を備える。
　以下、レジスタ１０１をレジスタＬＳと表す場合がある。同様に、レジスタ１０２をレジスタＬＣと表す場合があり、レジスタ１０３をレジスタＥＳと表す場合があり、レジスタ１０４をレジスタＥＣと表す場合がある。
　レジスタ１０１は、判定回路１０５およびＣＳＡ１０７にそれぞれ接続されている。レジスタ１０１には、後述するＣＳＡ１０７によるLi演算の結果（sum）が格納される。すなわち、レジスタ１０１には、演算処理の過程でＣＳＡ１０７によって生成された演算途中値が格納される。
　また、レジスタ１０１から読み出されたレジスタ値Liは、判定回路１０５およびＣＳＡ１０７のそれぞれに入力される。
　レジスタ１０２は、判定回路１０５およびＣＳＡ１０７にそれぞれ接続されている。レジスタ１０２にＣＳＡ１０７によるLi演算の結果（carry）が格納される。すなわち、レジスタ１０２には、演算処理の過程でＣＳＡ１０７によって生成された演算途中値が格納される。
　レジスタ１０２から読み出されたレジスタ値Liは判定回路１０５およびＣＳＡ１０７のそれぞれに入力される。
　Log Table回路１０６およびＣＳＡ１０７が、指数演算または対数演算におけるLi演算を実現する。右シフト回路１０８，１０９，演算回路１１０～１１３およびＣＳＡ１１４が、指数演算または対数演算におけるEi演算を実現する。
　ここで、本演算処理回路１においては、繰り返し回数（i）が少ない時点、すなわちiが閾値k以下の時点では１サイクルあたりに求めるビット数（第１数）を少なくする（例えば、１回）。そして、繰り返し回数（i）が閾値kよりも大きくなった以降は１サイクルあたりに求めるビット数（第２数）を増やす（例えば、２回以上）。第２数は第１数よりも多くする。
　具体的には、例えば、Liの算出（Li演算）およびEiの算出（Ei演算）には、以下の式（３）を用いる。
Figure JPOXMLDOC01-appb-M000001
  
　なお、n = -2, -1, 0, +1, +2である。
　本実施形態においては、i≦kのときには１サイクルあたりに求めるビット数（第１数）は１であり、i＞kのときには１サイクルあたりに求めるビット数（第２数）は２である。
　指数演算を行なう場合、判定回路１０５は、Liに基づき、nを選択する。判定回路１０５は、Liと0との大小関係および差分を判定し、Liが0に一番近づくnの値を選択する。対数演算を行なう場合、判定回路１０５は、Eiに基づき、nを選択する。判定回路１０５は、Eiと1との大小関係および差分を判定し、Eiが1に一番近づくnの値を選択する。
　判定回路１０５によって決定されたnの値は、演算回路１１０～１１３およびLog Table回路１０６に入力される。
　Log Table回路１０６は、log(1+n*2^-A)の値を出力する。ここで、i≦kのとき A=iであり、i＞kのときA=2i-kである。
　Log Table回路１０６には、変数であるi, nに対応するlog(1+n*2^-A)の値が予め設定されており、iと判定回路１０５から入力されるnとに応じたlog(1+n*2^-A)の値を出力する。
　すなわち、Log Table回路１０６は、インデックスとしてiおよびnを有し、エントリとしてlog(1+n×2^-i)やlog(1+n×2^-(2i-k))の各値を有する。
　図２は実施形態の一例としての演算処理回路１におけるLog Table回路１０６のインデックスとエントリとの関係を例示する図である。
　この図２においては、1≦i≦9であり、k=3の例について示す。また、図２中においては、便宜上、各エントリをlogを冠した対数の形式で示しているが、実際には各エントリには対数を計算した数値が保持される。また、図２中において“don't care”が示された箇所は選択されることがない。
　Log Table回路１０６は、入力されたiおよびnに対応するエントリの値をＣＳＡ１０７に出力する。
　なお、Log Table回路１０６は、図２に例示するようなインデックスとエントリとを対応付けた情報を図示しない記憶装置に格納し、iおよびnが入力された場合に、この情報を、入力されたi，nをインデックスとして参照して、対応するエントリの値を取得し、出力してもよい。
　また、Log Table回路１０６は、図２に例示するような情報を制御ユニット１０等から取得してもよい。
　ＣＳＡ１０７は、３入力－２出力（3 in - 2 out）の桁上げ保存加算器であり、レジスタ１０１，１０２およびLog Table回路１０６から各出力が入力される。また、このＣＳＡ１０７の出力（演算結果）のうち、部分和ビットの列はレジスタ１０１に入力される。一方、ＣＳＡ１０７の出力（演算結果）のうち、桁上げビットの列はレジスタ１０２に入力される。
　ＣＳＡ１０７は、Li+1の演算（Li演算）を行なう。ＣＳＡ１０７は、Log Table回路１０６から出力されたlog(1+n*2^-A)の値を用いて、上記式（３）に基づきLiを算出する。
　レジスタ１０３は、判定回路１０５，右シフト回路１０８およびＣＳＡ１１４にそれぞれ接続されており、このレジスタ１０３に後述するＣＳＡ１１４によるEi演算の結果（sum）が格納される。すなわち、レジスタ１０３には、演算処理の過程でＣＳＡ１１４によって生成された演算途中値が格納される。
　レジスタ１０３から読み出されたレジスタ値Eiは、判定回路１０５，右シフト回路１０８およびＣＳＡ１１４のそれぞれに入力される。
　レジスタ１０４は、判定回路１０５，右シフト回路１０９およびＣＳＡ１１４にそれぞれ接続されている。このレジスタ１０４にＣＳＡ１１４によるEi演算の結果（carry）が格納される。すなわち、レジスタ１０４には、演算処理の過程でＣＳＡ１１４によって生成された演算途中値が格納される。
　レジスタ１０４から読み出されたレジスタ値Eiは、判定回路１０５，右シフト回路１０９およびＣＳＡ１１４のそれぞれに入力される。
　ＣＳＡ１１４は、４入力－２出力（4 in - 2 out）の桁上げ保存加算器であり、レジスタ１０３，１０４および演算回路１１２，１１３からの各出力が入力される。
　ＣＳＡ１１４は、指数演算または対数演算に用いられる。ＣＳＡ１１４は、Ei+1の演算を行なう。ＣＳＡ１１４は、レジスタ１０３，１０４および演算回路１１２，１１３のそれぞれから出力された値を用いて、上記式（３）に基づきEiを算出する。
　ＣＳＡ１１４の出力（演算結果）のうち部分和ビットの列は、レジスタ１０３に入力される。一方、ＣＳＡ１１４の出力（演算結果）のうち桁上げビットの列はレジスタ１０４に入力される。
　右シフト回路１０８，１０９は、処理対象データのビット列に対して右シフトを行なうものであり、処理対象データに対して、演算繰り返し回数iに応じた数のビットシフトを行なう。右シフト回路１０８は、レジスタ１０３のレジスタ出力ESに対して、また、右シフト回路１０９は、レジスタ１０４のレジスタ出力ECに対して、それぞれ右シフト演算を行なうことで、Ei×2^-iの演算またはEi×2^-(2i-k)の演算を実現する。
　右シフト回路１０８，１０９は、i≦kのとき Ei×2^-iの演算を行ない、i＞kのときEi×2^-(2i-k)の演算を行なう。
　右シフト回路１０８，１０９は、iだけEiを右シフトすることでEi×2^-iの演算を実現し、2i-kだけEiを右シフトすることでEi×2^-(2i-k)の演算を実現する。なお、右シフト回路１０８，１０９は互いに同様の構成を有する。
　図３は実施形態の一例としての演算処理回路１における右シフト回路１０８，１０９の回路構成を例示する図、図４は図３に例示した右シフト回路１０８，１０９のセレクタ１０８１の切り替えルールを例示する図である。
　右シフト回路１０８，１０９は図４に例示する切り替えルールに従って各セレクタ１０８１による選択出力を行なうことで、i≦kの場合にEi×2^-iの演算結果の出力を行ない、i＞kの場合にEi×2^-(2i-k)の演算結果の出力を実現する。
　図３および図４においてはデータ幅が16bitの右シフト回路１０８，１０９を例示しており、また、k=3の場合について示すものとする。
　D[15:0]は、シフト対象のデータを示し、R[15:0]はシフト後のデータを示す。なお、[15]は符号ビットである。また、iは繰り返し演算の回数である。
　右シフト回路１０８，１０９は、Rの各ビット（R[0]～R[15]）に対し、Dを入力とするセレクタ１０８１をそれぞれ備える。セレクタ１０８１は、図４に例示する切り替えルールを参照してiに応じた選択および出力を行なう。セレクタ１８０１の入力数はiのとり得る数（図４に示す例では9）である。
　図４に例示する切り替えルールにおいて、例えばR[0]は、i≦3の場合にはシフト量がiのデータが出力データとして選択され、i≧4の場合にはシフト量が2i-kのデータが出力データとして選択されている。すなわち、右シフト回路１０８，１０９においては、閾値k（図４に示す例ではk=3）を境にシフト量が変更され、i≦3の場合にEi×2^-iの演算によりシフト量=iビットとなり、i＞kの場合にEi×2^-(2i-k)の演算によりシフト量=2i-kビットとなる。
　このように、右シフト回路１０８，１０９は、処理対象データに対して、演算繰り返し回数iに応じた数のビットシフトを行なう。入力D[15:0]がiビット右シフトしたものがR[15:0]となる。
　演算回路１１０，１１１は、入力された値に対して、1倍（×1）演算または2倍（×2）演算を行なう。演算回路１１０，１１１は、入力された値をスルーすることで1倍（×1）演算を実現し、入力されたレジスタ値を1bit左シフトすることで2倍（×2）演算を実現する。
　例えば、判定回路１０５において決定されたnが+2または-2である場合に、演算回路１１０，１１１は×2演算を行なう。一方、判定回路１０５において決定されたnが+1または-1である場合に、演算回路１１０，１１１は×1演算を行なう。
　演算回路１１０による演算結果は演算回路１１２に入力され、演算回路１１１による演算結果は演算回路１１３に入力される。
　演算回路１１２，１１３は、入力された値をスルー（+）または符号反転（-）して出力する。演算回路１１２，１１３には、判定回路１０５からの出力が入力される。演算回路１１２，１１３は、判定回路１０５において決定されたnの符号に応じた符号を選択して設定する。
　制御ユニット１０は本演算処理回路１における演算処理を制御する。制御ユニット１０は、プログラムからの指示で動作する。
　制御ユニット１０は、命令デコーダとしての機能を備え、図示しない命令レジスタに読み込まれた命令の内容を解読し、本演算処理回路１を制御する。
　メモリ１１は、例えばＲＡＭ（Random Access Memory）である。メモリ１１には、例えば、各レジスタ１０１～１０４の初期値が格納されている。初期値は演算処理の種類（指数演算および対数演算）に応じて、それぞれ備えられている。
　制御ユニット１０は、本演算処理回路１における演算処理の開始時に、各レジスタ１０１～１０４の初期化を行なう。制御ユニット１０は本演算処理回路１において実行する演算種類に応じた初期値をメモリ１１から読み出し、各レジスタ１０１～１０４に格納することで初期化を行なってもよい。
　また、制御ユニット１０は、演算処理の結果を格納するレジスタ１０１～１０４から演算結果を読み出し、出力させる。
　制御ユニット１０は、Log Table回路１０６が参照するインデックスとエントリとを対応付けた情報（図２参照）を、メモリ１１に格納し、適宜、Log Table回路１０６に提供してもよい。
　また、制御ユニット１０は、右シフト回路１０８，１０９が参照するセレクタ１０８１の切り替えルール（図４参照）をメモリ１１に格納し、適宜、右シフト回路１０８，１０９に提供してもよい。
　また、制御ユニット１０は、本演算処理回路１における演算処理の開始指示を行なってもよい。
　制御ユニット１０は、本演算処理回路１における演算の繰り返し（ループ）回数を示すｉを管理してもよい。制御ユニット１０は、iのカウントを行ない、このiの値と予め設定された閾値（imax）とを比較することでループが終わったという判断を行なってもよい。
　（Ｂ）動作
　上述の如く構成された実施形態の一例としての演算処理回路１の処理の概要を、図５に示すフローチャート（ステップＡ１～Ａ１５）に従って説明する。
　ステップＡ１において、制御ユニット１０は演算種類の確認を行なう。演算種類が指数演算である場合には（ステップＡ１のEXPルート参照）、ステップＡ２に移行する。
　ステップＡ２において、例えば右シフト回路１０８，１０９は、演算の繰り返し回数iが所定の閾値k（例えば、k=3）以下であるかを確認する。
　確認の結果、演算の繰り返し回数iが閾値k以下である場合には（ステップＡ２のＹＥＳルート参照）、ステップＡ３に移行する。ステップＡ３において、演算処理回路１は、１サイクルあたりに求めるビット数として規定の第１の数（第１のビット数：例えば1bit）を設定する。
　一方、演算の繰り返し回数iが閾値kよりも多い場合には（ステップＡ２のＮＯルート参照）、ステップＡ４に移行する。ステップＡ４において、演算処理回路１は、１サイクルあたりに求めるビット数として、第１の数よりも多い第２の数（第２のビット数：例えば2bit）を設定する。右シフト回路１０８，１０９が、設定されたシフト数に応じた右シフト演算を実行する。
　ステップＡ５において、判定回路１０５は、Liに基づいてnを選択する。
　ステップＡ６において、ステップＡ３またはステップＡ４において設定された第１の数または第２の数に応じたビット数で、指数演算が実行される。
　ステップＡ７において、制御ユニット１０は指数演算が終了したかを確認する。この確認の結果、指数演算が終了していない場合には（ステップＡ７のＮＯルート参照）、ステップＡ８においてiの値をインクリメント（i++）した後、ステップＡ２に戻る。
　また、ステップＡ７における確認の結果、指数演算が終了している場合には（ステップＡ７のＹＥＳルート参照）、ステップＡ１５に移行する。
　ステップＡ１５においては、レジスタ１０３，１０４の値がEi演算の結果として出力される。
　一方、ステップＡ１における確認の結果、演算種類が対数演算である場合には（ステップＡ１のLOGルート参照）、ステップＡ９に移行する。
　ステップＳ９において、制御ユニット１０は、演算の繰り返し回数iが所定の閾値k（例えば、k=3）以下であるかを確認する。
　確認の結果、演算の繰り返し回数iが閾値k以下である場合には（ステップＡ９のＹＥＳルート参照）、ステップＡ１０に移行する。ステップＡ１０において、演算処理回路１は、１サイクルあたりに求めるビット数として規定の第１の数（第１のビット数：例えば1bit）を設定する。
　一方、演算の繰り返し回数iが閾値kよりも多い場合には（ステップＡ９のＮＯルート参照）、ステップＡ１１に移行する。ステップＡ１１において、演算処理回路１は、１サイクルあたりに求めるビット数として、第１の数よりも多い第２の数（第２のビット数：例えば2bit）を設定する。右シフト回路１０８，１０９が、設定されたシフト数に応じた右シフト演算を実行する。
　ステップＡ１２において、判定回路１０５は、Eiに基づいてnを選択する。
　その後、ステップＡ６において、ステップＡ１０またはステップＡ１１において設定された第１の数または第２の数に応じたビット数で、対数演算が実行される。
　ステップＡ１３において、制御ユニット１０は対数演算が終了したかを確認する。この確認の結果、対数演算が終了していない場合には（ステップＡ１３のＮＯルート参照）、ステップＡ１４においてiの値をインクリメント（i++）した後、ステップＡ９に戻る。
　また、ステップＡ１３における確認の結果、対数演算が終了している場合には（ステップＡ１３のＹＥＳルート参照）、ステップＡ１５に移行する。
　ステップＡ１５においては、レジスタ１０１，１０２の値がLi演算の結果として出力される。
　次に、実施形態の一例としての演算処理回路１における演算処理を、図６に示すフローチャート（ステップＢ１～Ｂ２３）に従って説明する。
　演算処理の開始に際して、ｘが入力される。ステップＢ１において、制御ユニット１０は演算種類の確認を行なう。演算種類が指数演算である場合には（ステップＢ１のEXPルート参照）、ステップＢ２に移行する。
　ステップＢ２において、レジスタ１０１～１０４の初期化が行なわれる。レジスタの初期化は、例えば、制御ユニット１０によって行なわれる。例えば、レジスタ１０１～１０４に対して、L1=x，E1=1となるように初期化が行なわれる。なお、LS + LC = L1であり、例えば、LSとLCとのいずれか一方にxを設定し、他方に0を設定する。同様に、ES + EC =E1であり、ESとECとのいずれか一方に1を設定し、他方に0を設定する。
　ステップＢ３において、処理対象の指数演算においてiが予め規定された最大値（imax）に到達するまで、ステップＢ１１までの制御を繰り返し実施するループ処理を開始する。
　ステップＢ４において、例えば右シフト回路１０８，１０９は、演算の繰り返し回数iが所定の閾値k（例えば、k=3）以下であるかを確認する。
　確認の結果、演算の繰り返し回数iが閾値k以下である場合には（ステップＢ４のＹＥＳルート参照）、ステップＢ５において、A=iが設定される。一方、演算の繰り返し回数iが閾値kよりも多い場合には（ステップＢ４のＮＯルート参照）、ステップＢ６において、A=2i-kが設定される。
　その後、ステップＢ７において、判定回路１０５は、Liと0との大小関係および差分を判定し、Liが0に一番近づくnの値を選択する。
　ステップＢ８において、Log Table回路１０６は、iと判定回路１０５によって選択されたnとに対応するlog(1+n*2^-A)の値を出力する。
　ステップＢ９において、ＣＳＡ１０７が、Log Table回路１０６から取得したlog(1+n*2^-A)を用いて、上記式（３）に基づきLi演算を行なう。すなわち、ＣＳＡ１０７は、Li+1 = Li- log(1 + n × 2^-A)を算出する。
　また、ステップＢ１０において、右シフト回路１０８，１０９，演算回路１１０～１１３およびＣＳＡ１１４が、指数演算におけるEi演算（上記式（３）参照）を実現する。すなわち、ＣＳＡ１１４等は、Ei+1 = Ei + Ei × n × 2^-A を算出する。
　その後、制御がステップＢ１１に進む。ステップＢ１１では、ステップＢ３に対応するループ端処理が実施される。ここで、iがimaxに到達すると（i = imax）、ステップＢ１２に移行する。
　ステップＢ１２において、Eiは後段の処理部（例えば、他の演算回路等）に出力され、処理を終了する。
　ステップＢ１における演算種類の確認の結果、演算種類が対数演算である場合には（ステップＢ１のLOGルート参照）、ステップＢ１３に移行する。
　ステップＢ１３において、レジスタ１０１～１０４の初期化が行なわれる。レジスタの初期化は、例えば、制御ユニット１０によって行なわれる。例えば、レジスタ１０１～１０４に対して、L1=0，E1=xとなるように初期化が行なわれる。なお、LS + LC = L1であり、例えば、LSとLCとのそれぞれに0を設定する。同様に、ES + EC =E1であり、ESとECとのいずれか一方にxを設定し、他方に0を設定する。
　ステップＢ１４において、処理対象の指数演算においてiが予め規定された最大値（imax）に到達するまで、ステップＢ２２までの制御を繰り返し実施するループ処理を開始する。
　ステップＢ１５において、例えば右シフト回路１０８，１０９は、演算の繰り返し回数iが所定の閾値k（例えば、k=3）以下であるかを確認する。
　確認の結果、演算の繰り返し回数iが閾値k以下である場合には（ステップＢ１５のＹＥＳルート参照）、ステップＢ１６において、A=iが設定される。一方、演算の繰り返し回数iが閾値kよりも多い場合には（ステップＢ１５のＮＯルート参照）、ステップＢ１７において、A=2i-kが設定される。
　その後、ステップＢ１８において、判定回路１０５は、Eiと1との大小関係および差分を判定し、Eiが0に一番近づくnの値を選択する。
　ステップＢ１９において、Log Table回路１０６は、iと判定回路１０５によって選択されたnとに対応するlog(1+n*2^-A)の値を出力する。
　ステップＢ２０において、ＣＳＡ１０７が、Log Table回路１０６から取得したlog(1+n*2^-A)を用いて、上記式（３）に基づきLi演算を行なう。すなわち、ＣＳＡ１０７は、Li+1 = Li- log(1 + n × 2^-A)を算出する。
　また、ステップＢ２１において、右シフト回路１０８，１０９，演算回路１１０～１１３およびＣＳＡ１１４が、指数演算におけるEi演算（上記式（３）参照）を実現する。すなわち、ＣＳＡ１１４等は、Ei+1 = Ei + Ei × n × 2^-A を算出する。
　その後、制御がステップＢ２２に進む。ステップＢ２２では、ステップＢ１４に対応するループ端処理が実施される。ここで、iがimaxに到達すると（i = imax）、ステップＢ２３に移行する。
　ステップＢ２３において、Liは後段の処理部（例えば、他の演算回路等）に出力され、処理を終了する。
　（Ｃ）効果
　このように、実施形態の一例としての演算処理回路１によれば、演算の繰り返し回数iが閾値k以下の時点において、1サイクル当たりに求めるビット数を少なくするとともに、演算の繰り返し回数iが閾値kよりも多い時点において、1サイクル当たりに求めるビット数を多くする。これにより、指数演算のEiをexp(x)に、対数演算のLiをlog(x)にそれぞれ収束させることができる。
　また、図９に示した従来の演算処理回路と比べて、1st_nテーブル回路等を備える必要がなく、回路規模を削減することができる。これにより、クリティカルパスの論理段数を減らし、ディレイを小さくすることができる。
　すなわち、回路規模を大きくすることなく指数演算または対数演算において解に収束できるのである。
　（Ｄ）その他
　図７は上述した実施形態の一例としての演算処理回路１を、例えば、ディープラーニング等の用途のプロセッサに実装する構成例を示す図である。
　ディープラーニング等を用途とするプロセッサは、図７に例示するように、複数の演算器を備え、並列演算を行なう。
　各演算器は、それぞれ指数演算および対数演算を行なうＥＸＰ／ＬＯＧ演算器を備え、図７に示すように、プロセッサに備えられるＥＸＰ／ＬＯＧ演算器として本演算処理回路１を用いてもよい。
　図７に例示するプロセッサは、命令ユニットと、複数のレジスタファイル＃１～＃ｍと、複数の実行ユニット＃１～＃ｍを備える。
　各実行ユニットは複数（ｎ個）の演算器＃１～＃ｎを備え、これらの演算器に演算処理回路１が備えられる。
　この図７に例示するプロセッサシステムは、全体に対する演算器の占有率が大きいものであるが、このような各演算器に本演算処理回路１を適用することで、演算器の回路規模削減の効果を奏することができる。
　そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
　また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
　１　　演算処理回路
　１０　　制御ユニット
　１１　　メモリ
　１２　　プロセッサ
　１０１～１０４　　レジスタ
　１０５　　判定回路
　１０７，１１４　　ＣＳＡ
　１０６　　Log Table回路
　１０８，１０９　　右シフト回路
　１１０～１１３　　演算回路
　１０８１　　セレクタ

Claims (8)

  1. 　指数演算または対数演算を行なう演算回路と、
    　前記演算回路による演算繰り返し回数が閾値以下の場合に、１サイクル当たりに前記演算回路が求めるビット数を第１数に設定し、前記演算繰り返し回数が前記閾値よりも多い場合に、１サイクル当たりに前記演算回路が求めるビット数を、前記第１数よりも多い第２数に設定する設定部と
    を備えること特徴とする、演算処理装置。
  2. 　前記設定部が、処理対象データのビット列に対して右シフトを行なう右シフト回路であって、
    　前記右シフト回路が、前記処理対象データに対して、前記演算繰り返し回数に応じた数のビットシフトを行なう
    ことを特徴とする、請求項１に記載の演算処理装置。
  3. 　前記演算回路が、指数演算を実施する指数演算回路であり、
    　演算繰り返し回数（i）が閾値以下の場合に、Li+1 = Li - log(1 + n × 2^-i)を演算し、
    　前記演算繰り返し回数（i）が前記閾値よりも多い場合に、Li+1 = Li- log(1 + n × 2^-(2i-k))を演算する
    ことを特徴とする、請求項１または２記載の演算処理装置。
  4. 　前記演算回路が、対数演算を実施する指数演算回路であり、　
    　演算繰り返し回数（i）が閾値以下の場合に、Ei+1 = Ei + Ei× n × 2^-iを演算し、
    　前記演算繰り返し回数（i）が前記閾値よりも多い場合に、Ei+1 = Ei+ Ei × n × 2^-(2i-k)を演算する
    ことを特徴とする、請求項１～３のいずれか１項に記載の演算処理装置。
  5. 　指数演算または対数演算を行なう演算回路を備える演算処理装置において、
    　前記演算回路による演算繰り返し回数を確認する処理と、
    　前記演算回路による前記演算繰り返し回数が閾値以下の場合に、１サイクル当たりに前記演算回路が求めるビット数を第１数に設定し、前記演算繰り返し回数が前記閾値よりも多い場合に、１サイクル当たりに前記演算回路が求めるビット数を、前記第１数よりも多い第２数に設定する処理
    とを備えること特徴とする、演算処理装置の制御方法。
  6. 　処理対象データのビット列に対して右シフトを行なう右シフト回路が、前記処理対象データに対して、前記演算繰り返し回数に応じた数のビットシフトを行なう
    ことを特徴とする、請求項５に記載の演算処理装置の制御方法。
  7. 　前記演算回路が、指数演算を実施する指数演算回路であり、
    　演算繰り返し回数（i）が閾値以下の場合に、Li+1 = Li - log(1 + n × 2^-i)を演算し、
    　前記演算繰り返し回数（i）が前記閾値よりも多い場合に、Li+1 = Li- log(1 + n × 2^-(2i-k))を演算する
    ことを特徴とする、請求項５または６記載の演算処理装置の制御方法。
  8. 　前記演算回路が、対数演算を実施する指数演算回路であり、　
    　演算繰り返し回数（i）が閾値以下の場合に、Ei+1 = Ei + Ei× n × 2^-iを演算し、
    　前記演算繰り返し回数（i）が前記閾値よりも多いの場合に、Ei+1 = Ei+ Ei × n × 2^-(2i-k)を演算する
    ことを特徴とする、請求項５～７のいずれか１項に記載の演算処理装置の制御方法。
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