KR100900790B1 - 재구성형 프로세서 연산 방법 및 장치 - Google Patents

재구성형 프로세서 연산 방법 및 장치 Download PDF

Info

Publication number
KR100900790B1
KR100900790B1 KR1020070046833A KR20070046833A KR100900790B1 KR 100900790 B1 KR100900790 B1 KR 100900790B1 KR 1020070046833 A KR1020070046833 A KR 1020070046833A KR 20070046833 A KR20070046833 A KR 20070046833A KR 100900790 B1 KR100900790 B1 KR 100900790B1
Authority
KR
South Korea
Prior art keywords
operand
arithmetic
output
multiplier
adder
Prior art date
Application number
KR1020070046833A
Other languages
English (en)
Other versions
KR20080052194A (ko
Inventor
여준기
여순일
노태문
김종대
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to US11/978,878 priority Critical patent/US7958179B2/en
Publication of KR20080052194A publication Critical patent/KR20080052194A/ko
Application granted granted Critical
Publication of KR100900790B1 publication Critical patent/KR100900790B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/42—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/44—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Electromagnetism (AREA)
  • Software Systems (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 이진 신호의 가산, 감산 연산 및 논리연산을 처리하는 산술 및 논리 연산기, 이진 신호의 곱셈 연산을 처리하는 곱셈기, 이진 신호의 배열을 변경하는 시프터, 산술 및 논리 연산기, 곱셈기 및 시프터의 출력값 중 하나를 선택하는 제1 피연산자 선택기 및 제2 피연산자 선택기 및 제1 피연산자 선택기 및 제2 피연산자 선택기의 출력값을 더하는 덧셈기를 포함하는 재구성형 프로세서 연산기를 제공할 수 있다.
재구성형, 프로세서, 산술 및 연산 처리 장치, ALU(Arithmetic Logic Unit)

Description

재구성형 프로세서 연산 방법 및 장치{Method and Apparatus for arithmetic of configurable processor}
도 1은 본 발명과 비교되는 기존의 재구성형 프로세서의 연산 장치를 개략적으로 나타낸 구조도.
도 2는 ALU에 포함되는 덧셈기를 설명하기 위한 간단한 2비트 ALU의 구조도.
도 3은 곱셈기에 포함되는 덧셈기를 설명하기 위한 곱셈기의 곱셈 계산 방법을 나타내는 개념도.
도 4는 본 발명의 바람직한 일 실시예에 따른 재구성형 프로세서의 연산 장치를 개략적으로 나타낸 구조도
<도면의 주요 부분에 대한 부호의 설명>
401 : 산술 및 논리 연산기
403 : 곱셈기
405 : 시프터
407 : 제1 피연산자 선택기
409 : 제2 피연산자 선택기
411 : 캐리 입력 선택기
415 : 덧셈기
417 : 상태 레지스터
419 : 상태 검사기
421 : 적산기
423 : 레지스터
본 발명은 재구성형 프로세서 연산 방법 및 장치에 관한 것이다.
재구성형 프로세서는 응용에 따라 연산을 재구성하여 대용량 연산을 수행하는 프로세서로써, 재구성형 프로세서에 사용되는 연산기의 구조는 일반적인 프로세서와 디지털 신호 처리기 등에 사용되는 연산기의 구조와 비슷하다. 하지만, 재구성형 프로세서는 다양한 응용에 적용할 수 있도록 하기 위하여 보다 다양한 종류의 연산을 효율적으로 수행할 수 있어야 한다.
이러한 재구성형 프로세서의 연산은 산술 및 논리 연산기 및 곱셈기에 서로 각각의 덧셈기가 포함된 형태로 구성되어져 있었다. 하지만 이 구조에서는 산술 및 논리 연산기의 연산결과는 항상 적산기를 거쳐야만 메모리에 저장될 수 있었으며, 일반적으로 산술 및 논리 연산기에 사용되는 덧셈기는 덧셈/뺄셈 연산과 곱셈기의 최종 덧셈 연산에만 사용되어 지연시간의 많은 부분을 차지하는 덧셈기의 활용도가 낮은 단점이 존재하였다.
본 발명은 재구성형 프로세서 연산 방법 및 장치를 제공하는 데 그 목적이 있다.
또한 본 발명은 덧셈기와 적산기를 활용하여 덧셈기가 산술 및 논리연산기, 곱셈기, 시프터의 결과를 선택하여 덧셈 연산을 수행하며, 덧셈기의 연산 결과를 적산기와 레지스터 파일에 동시에 저장할 수 있도록 해 줌으로써, 다양한 응용에 맞게 재구성되어 대용량 연산을 수행하는 재구성형 프로세서의 연산 성능과 연산 효율을 높이는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 재구성형 프로세서 연산기는, 입력된 이진 신호의 산술 및 논리 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 산술 및 논리 연산기; 입력된 이진 신호의 곱셈 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 곱셈기; 입력된 이진 신호의 배열을 변경하여 출력하는 시프터; 상기 산술 및 논리 연산기, 상기 곱셈기 및 상기 시프터의 출력값 중 하나를 제1 피연산자 및 제2 피연산자로 각각 선택하여 출력하는 제1, 2 피연산자 선택기; 상기 시프터 및 상기 곱셈기로부터 입력되는 캐리 중 하나를 선택하여 출력하는 캐리 입력 선택기; 상기 제1, 2 피연산자 선택기 및 상기 캐리 입력 선택기의 출력값을 더하여 최종 산술 및 논리 연산의 결과 또는 최종 곱셈 연산의 결과를 출력하는 덧셈기; 상기 덧셈기의 출력값을 저장하는 적산기(Accumulator); 및 상기 덧셈기의 출력값 중 상태값을 저장하는 상태 레지스터를 포함하며, 상기 산술 및 논리 연산기와 상기 곱셈기는 상기 제1, 2 피연산자 선택기를 통해 상기 덧셈기를 공유하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제1 피연산자 선택기 및 상기 제2 피연산자 선택기가 상기 산술 및 논리 연산기의 출력값을 제1 피연산자 및 제2 피연산자로 각각 선택하여 상기 덧셈기로 출력하면, 상기 덧셈기가 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 산술 및 논리 연산의 결과를 출력하며, 상기 제1 피연산자 선택기 및 상기 제2 피연산자 선택기가 상기 곱셈기의 출력값을 제1 피연산자 및 제2 피연산자로 각각 선택하여 상기 덧셈기로 출력하면, 상기 덧셈기가 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 곱셈 연산의 결과를 출력한다.
또한, 상기 제1 피연산자 선택기는 상기 산술 및 논리 연산기의 출력값, 상기 곱셈기의 출력값, 상기 시프터의 출력값, 외부로부터 직접 입력되는 직접 입력값 중 하나를 제1 피연산자로 선택하며, 상기 제2 피연산자 선택기는 상기 산술 및 논리 연산기의 출력값, 상기 곱셈기의 출력값, 상기 적산기에 저장된 이전 결과값 중 하나를 제2 피연산자로 선택한다. 그리고, 상기 곱셈기에는 상기 입력된 이진 신호 및 상기 적산기에 저장된 이전 결과값이 입력되며, 상기 곱셈기는 상기 입력된 이진 신호의 곱셈 연산을 수행하고, 상기 적산기에 저장된 이전 결과값을 입력받아 MAC(Multiply and Accumulate) 연산을 수행한다.
한편, 상술한 목적을 달성하기 위하여, 본 발명에 따른 재구성형 프로세서 연산 방법은, a. 프로세서 연산에 필요한 이진 신호가 입력되는 단계; b. 상기 입력된 이진 신호의 산술 및 논리 연산 또는 곱셈 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 단계; c. 상기 b 단계에서 연산된 연산 결과값 중 하나를 프로세서 제어 명령에 의하여 제1 피연산자 및 제2 피연산자로 각각 선택하는 단계; d. 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 산술 및 논리 연산의 결과 또는 최종 곱셈 연산의 결과를 출력하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 d 단계에서 출력되는 결과값은 임시로 저장되어 상기 b 단계의 곱셈 연산에서 피연산자 중 하나로 입력되며, 상기 b 단계의 곱셈 연산에서 캐리가 발생된 경우, 상기 d 단계에서는 상기 발생된 캐리와 상기 c 단계를 통해 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 곱셈 연산의 결과를 출력한다.
한편, 본 발명의 다른 실시예에 따른 재구성형 프로세서 연산기는, 제1 피연산자 및 제2 피연산자가 각각 도선을 통하여 입력되는 입력 산술 및 논리 연산기, 곱셈기 및 시프터와, 상기 산술 및 논리 연산기의 제1 출력, 상기 곱셈기의 제1 출력 및 상기 시프터의 제1 출력과 외부로부터 입력되는 직접값이 도선을 통하여 입력되는 제1 피연산자 선택기와, 상기 산술 및 논리 연산기의 제2 출력, 상기 곱셈기의 제2 출력 및 적산기의 출력이 도선을 통하여 입력되는 제2 피연산자 선택기와, 상기 곱셈기의 제3 출력 및 상기 시프터의 제2 출력이 도선을 통하여 입력되는 캐리 입력 선택기와, 상기 제1 피연산자 선택기, 상기 제2 피연산자 선택기 및 상기 캐리 입력 선택기의 출력이 도선을 통하여 입력되는 덧셈기와, 상기 덧셈기의 출력이 도선을 통하여 입력되는 상기 적산기 및 레지스터를 포함하는 것을 특징으로 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명과 비교되는 기존의 재구성형 프로세서의 연산 장치를 개략적 으로 나타낸 구조도이다.
도 1을 참조하면, 기존의 연산 장치는 산술 및 논리 연산부(ALU : Arithmetic Logic Unit)(101), 곱셈기(105), 시프터(109), 연산 결과 선택기(111), 상태 레지스터(113), 적산기(Accumulator)(115) 및 메모리(117)를 포함한다.
이렇게 구성된 연산 장치는 우선 피연산자 (x, y)가 입력되면, 피연산자들은 프로세서 제어 장치의 명령에 따라 산술 및 논리 연산부(ALU : Arithmetic Logic Unit)(101), 곱셈기(105) 및 시프터(109)로 입력된다.
각 연산기에서 연산을 완결하고나면, 각 연산 결과는 연산 결과 선택기(111)에서 필요한 연산 결과를 선택하고, 선택된 연산 결과는 적산기에 저장되기도 하며, 적산기에 저장된 연산 결과값이 다시 ALU로 전송되어 MAC(Multiply and Accumulate) 연산을 수행할 수 있다.
또한 연산 결과값의 상태값을 상태 레지스터(113)에 저장할 수 있으며,
최종 연산 결과값은 메모리(117)에 저장된다.
이러한 기존의 연산 장치에서는 본 도면에서 확인할 수 있는 바와 같이 ALU 및 곱셈기의 내부에서 모두 덧셈기(103, 107)가 사용되었다. 그러나 같은 비트의 연산에서 각 덧셈기(103, 107)는 모두 동일한 것으로 중복되어 사용되어 왔다.
도 2는 ALU에 포함되는 덧셈기를 설명하기 위한 간단한 2비트 ALU의 구조도이다.
도 2를 참조하면, 상기 ALU는 간단한 2 비트의 산술 및 논리 연산을 위한 ALU의 구조를 나타내는 도면이다. 본 발명은 본 도면의 ALU 자체를 설명하기 위한 도면이 아니며, 단지 ALU에 최종 연산을 위하여 덧셈기가 포함되어야 한다는 것을 나타내기 위한 도면으로 본 도면은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해 할 수 있는 단순한 논리 구조도이므로 본 도면의 신호 흐름에 대한 자세한 설명은 생략하기로 한다.
본 도면에서 확인할 수 있는 바와 같이, 본 도면의 ALU는 2 비트 입력의 피연산자 A[0,1] 및 B[0,1]을 수신하여 OUT[0,1]을 출력으로 나타내는 구조를 가진다. 본 도면에서 중요한 부분은 참조 번호 201로서 이는 덧셈기를 나타내는 것이다. 이러한 덧셈기(201)는 이전 단에서 논리 합, 논리 곱 및 배타적 논리곱 신호등을 통하여 출력된 신호를 더하여 최종결과를 나타내는 역할을 담당한다.
이러한 덧셈기는 본 도면의 예시처럼 2 비트의 단순한 산술 및 논리 연산뿐만 아니라 더 복잡한 비트를 입력으로 할 때에도 항상 동일하게 적용된다.
따라서 ALU의 최종 연산에는 언제나 덧셈기가 포함되어야 함은 자명하다.
도 3은 곱셈기에 포함되는 덧셈기를 설명하기 위한 곱셈기의 곱셈 계산 방법을 나타내는 개념도이다.
도 3을 참조하면 본 도면은 6 비트의 피연산자를 곱셈하는 방법을 개념적으로 나타내었다. 이러한 곱셈 방법을 살펴보면, 6비트의 피연산자 A 및 B를 연산하는데 있어서(301), 우선 각 비트별로 각 자릿수에 따라 곱셈을 하여 각 자릿수에 맞춰서 배열한다(303). 그 후 각 배열의 각 열에 따라 존재하는 모든 열을 더하여 최종 결과 값(305)을 구성한다. 따라서 이러한 방식으로 곱셈을 수행할 경우에 최종적으로 곱셈 결과값을 구하기 위해서는 덧셈기가 필수적으로 이용된다.
이러한 곱셈 방식은 프로세서의 곱셈기가 동작하는 원칙적인 방법으로 각 배열(303)에서 최종 결과값을 도출하는 효율적인 방법은 부스 부호화(Booth Encoding)등 많은 방법이 개발되었으나, 최종적으로 곱셈 연산을 끝내기 위해서 덧셈기가 사용되어야한다는 데에는 변함이 없다.
도 4는 본 발명의 바람직한 일 실시예에 따른 재구성형 프로세서의 연산 장치를 개략적으로 나타낸 구조도이다.
도 4를 참조하면, 본 발명에 따른 연산 장치는 산술 및 논리 연산기(401), 곱셈기(403), 시프터(405), 제1 피연산자 선택기(407), 제2 피연산자 선택기(409), 캐리 입력 선택기(411), 덧셈기(415), 상태 레지스터(417), 상태 검사기(419),적산기(421) 및 레지스터(423)를 포함한다.
여기선 산술 및 논리 연산기(401)는 입력된 피연산자를 이용하여 산술 연산 및 논리 연산을 수행하는 것은 동일하나 기존의 장치와 달리 도 2에서 설명한 최종 덧셈기가 제외된 형태로 구성된다.
곱셈기(403)도 기존의 곱셈기와 같이 입력된 피연산자를 이용하여 곱셈 연산을 수행하나 기존의 장치와 달리 도 3에서 설명한 최종 덧셈기가 제외된 형태로 구성된다.
시프터(405)는 피연산자의 입력을 받아 피연산자의 비트를 이동시키는 시프 트 연산을 수행한다.
제1 피연산자 선택기(407) 및 제2 피연산자 선택기(409)는 상기 산술 및 논리 연산기(401), 곱셈기(403) 및 시프터(405)로부터 수신되는 입력 신호와 프로세서 제어부로부터 직접 입력되는 직접값(431) 중 덧셈기에 필요한 입력을 선택하는 역할을 담당한다.
특히 제1 피연산자 선택기(407)는 산술 및 논리 연산기(401), 곱셈기(403) 및 시프터(405)와 직접값(431)의 4 종류의 신호를 수신하여 그중 하나의 출력 신호를 선택하는 역할을 담당하며,
제2 피연산자 선택기(409)는 산술 및 논리 연산기(401) 및 곱셈기(403)의 신호와 적산기(421)로부터 되먹임되는 신호 중 한 신호를 선택하여 출력하는 역할을 담당한다.
제1 피연산자 선택기(407) 및 제2 피연산자 선택기(409)에 입력되는 신호는 동일한 산술 및 논리 연산기(401), 곱셈기(403) 및 시프터(405)에서 출력된 것이라 하더라도 동일한 신호는 아니다.
캐리 입력 선택기(411)는 시프터(405) 및 곱셈기(403)로부터 입력되는 신호 중 어느 한 신호를 선택하여 출력하는 역할을 담당한다. 이러한 캐리 신호는 덧셈기(415)의 역할이 덧셈 뿐 아니라 뺄셈의 역할을 할 수 있도록 한다.
덧셈기(415)는 제1 피연산자 선택기(407), 제2 피연산자 선택기(409)및 캐리 입력 선택기(411)로부터 선택된 신호를 수신하여 덧셈 연산을 수행하는 역할을 담당한다. 이러한 덧셈기는 도 2 및 도 3에서 살펴본 바와 같이, 산술 및 논리 연산 기(401), 및 곱셈기(403)에 포함되는 최종 덧셈기의 역할을 담당할 수 있으며, 캐리 입력 선택기(411)의 신호도 수신하여, 효율적인 연산을 실행할 수 있도록 한다.
상태 레지스터(417)는 덧셈기에서 출력되는 값의 상태값을 저장하는 역할을 담당하며, 상태 검사기(419)는 상태 선택신호에 상응하여 상태 레지스터(417)에 저장된 상태값을 판별하여 적산기(421)나 레지스터(423)에 저장된 값을 되먹임 할지를 결정한다.
적산기(421)는 프로세서에서 자주 이용되는 MAC(Multiply and Accumulate) 연산 등을 수행하기 위하여 덧셈 결과값을 잠시 저장하는 역할을 담당하며, 레지스터(423)는 외부의 레지스터 기록신호에 상응하여 계산 결과값을 저장한다. 이런 경우 적산기(421)에 저장된 값만으로 연산이 충분한 경우에는 레지스터의 메모리를 절약할 수 있다.
이렇게 구성된 본원 발명이 연산 장치는 곱셈기(403) 및 산술 및 논리 연산기(401)에서 최종 덧셈 계산을 생략함으로서, 일반적인 곱셈기에서 MAC 연산을 수행하기 위하여 곱셈기의 결과를 다시 덧셈기로 입력시켜 이전의 결과를 더해주거나 하는 연산을 수행할 필요 없이, 곱셈기(403) 자체에서 이미 되먹임되는 이전 결과값을 입력받아 곱셈기(403) 내부에 존재하는 캐리-세이브-덧셈 연산에 직접 대입하여 MAC 연산을 수행할 수 있다.
또한 시프터(405)의 경우에도 많은 응용에서 나눗셈 연산을 수행하는 경우에 소수점 아래에서 반올림하여 정수화하는 경우가 많은데, 이때 기존의 연산 장치에 서는 시프트 연산을 사용하여 2n 값으로 나누는 연산에 앞서 2(n-1)값을 더한 후 시프트 연산을 수행하였다. 따라서 기존의 장치에서는 연산 장치는 여러 단계를 수행해야하나, 본원 발명의 연산 장치는 시프터(405)의 뒷단에 덧셈기(415)가 연결되어 시프터(405)의 연산 결과 및 캐리 결과를 덧셈기(415)에 직접 대입하여 곧바로 결과를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명에 의하여, 재구성형 프로세서 연산 방법 및 장치를 제공할 수 있다.
또한 본 발명에 의하여 덧셈기와 적산기를 활용하여 덧셈기가 산술 및 논리연산기, 곱셈기, 시프터의 결과를 선택하여 덧셈 연산을 수행하며, 덧셈기의 연산 결과를 적산기와 레지스터 파일에 동시에 저장할 수 있도록 해 줌으로써, 다양한 응용에 맞게 재구성되어 대용량 연산을 수행하는 재구성형 프로세서의 연산 성능과 연산 효율을 높일 수 있다.

Claims (11)

  1. 입력된 이진 신호의 산술 및 논리 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 산술 및 논리 연산기;
    입력된 이진 신호의 곱셈 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 곱셈기;
    입력된 이진 신호의 배열을 변경하여 출력하는 시프터;
    상기 산술 및 논리 연산기, 상기 곱셈기 및 상기 시프터의 출력값 중 하나를 제1 피연산자 및 제2 피연산자로 각각 선택하여 출력하는 제1, 2 피연산자 선택기;
    상기 시프터 및 상기 곱셈기로부터 입력되는 캐리 중 하나를 선택하여 출력하는 캐리 입력 선택기;
    상기 제1, 2 피연산자 선택기 및 상기 캐리 입력 선택기의 출력값을 더하여 최종 산술 및 논리 연산의 결과 또는 최종 곱셈 연산의 결과를 출력하는 덧셈기;
    상기 덧셈기의 출력값을 저장하는 적산기(Accumulator); 및
    상기 덧셈기의 출력값 중 상태값을 저장하는 상태 레지스터를 포함하며,
    상기 산술 및 논리 연산기와 상기 곱셈기는 상기 제1, 2 피연산자 선택기를 통해 상기 덧셈기를 공유하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 피연산자 선택기 및 상기 제2 피연산자 선택기가 상기 산술 및 논리 연산기의 출력값을 제1 피연산자 및 제2 피연산자로 각각 선택하여 상기 덧셈기로 출력하면, 상기 덧셈기가 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 산술 및 논리 연산의 결과를 출력하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  4. 제1항에 있어서,
    상기 제1 피연산자 선택기 및 상기 제2 피연산자 선택기가 상기 곱셈기의 출력값을 제1 피연산자 및 제2 피연산자로 각각 선택하여 상기 덧셈기로 출력하면, 상기 덧셈기가 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 곱셈 연산의 결과를 출력하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  5. 제1항에 있어서,
    상기 제1 피연산자 선택기는,
    상기 산술 및 논리 연산기의 출력값, 상기 곱셈기의 출력값, 상기 시프터의 출력값, 외부로부터 직접 입력되는 직접 입력값 중 하나를 제1 피연산자로 선택하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  6. 제1항에 있어서,
    상기 곱셈기에는 상기 입력된 이진 신호 및 상기 적산기에 저장된 이전 결과값이 입력되며,
    상기 곱셈기는 상기 입력된 이진 신호의 곱셈 연산을 수행하고, 상기 적산기에 저장된 이전 결과값을 입력받아 MAC(Multiply and Accumulate) 연산을 수행하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  7. 제1항에 있어서,
    상기 제2 피연산자 선택기는,
    상기 산술 및 논리 연산기의 출력값, 상기 곱셈기의 출력값, 상기 적산기에 저장된 이전 결과값 중 하나를 제2 피연산자로 선택하는 것을 특징으로 하는 재구성형 프로세서 연산기.
  8. a. 프로세서 연산에 필요한 이진 신호가 입력되는 단계;
    b. 상기 입력된 이진 신호의 산술 및 논리 연산 또는 곱셈 연산을 수행하여 출력하되, 최종 덧셈 연산 이전의 값을 출력하는 단계;
    c. 상기 b 단계에서 연산된 연산 결과값 중 하나를 프로세서 제어 명령에 의하여 제1 피연산자 및 제2 피연산자로 각각 선택하는 단계;
    d. 상기 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 산술 및 논리 연산의 결과 또는 최종 곱셈 연산의 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 재구성형 프로세서 연산 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 d 단계에서 출력되는 결과값은 임시로 저장되어 상기 b 단계의 곱셈 연산에서 피연산자 중 하나로 입력되는 것을 특징으로 하는 재구성형 프로세서 연산 방법.
  11. 제8항에 있어서, 상기 d 단계에서,
    상기 b 단계의 곱셈 연산에서 캐리가 발생된 경우, 상기 발생된 캐리와 상기 c 단계를 통해 선택된 제1 피연산자 및 제2 피연산자를 더하여 최종 곱셈 연산의 결과를 출력하는 것을 특징으로 하는 재구성형 프로세서 연산 방법.
KR1020070046833A 2006-12-06 2007-05-15 재구성형 프로세서 연산 방법 및 장치 KR100900790B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/978,878 US7958179B2 (en) 2006-12-06 2007-10-30 Arithmetic method and device of reconfigurable processor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060122907 2006-12-06
KR20060122907 2006-12-06

Publications (2)

Publication Number Publication Date
KR20080052194A KR20080052194A (ko) 2008-06-11
KR100900790B1 true KR100900790B1 (ko) 2009-06-02

Family

ID=39807045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070046833A KR100900790B1 (ko) 2006-12-06 2007-05-15 재구성형 프로세서 연산 방법 및 장치

Country Status (1)

Country Link
KR (1) KR100900790B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113746471B (zh) * 2021-09-10 2024-05-07 中科寒武纪科技股份有限公司 运算电路、芯片和板卡

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0773163A (ja) * 1993-09-06 1995-03-17 Matsushita Electric Ind Co Ltd 演算回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0773163A (ja) * 1993-09-06 1995-03-17 Matsushita Electric Ind Co Ltd 演算回路

Also Published As

Publication number Publication date
KR20080052194A (ko) 2008-06-11

Similar Documents

Publication Publication Date Title
KR100291383B1 (ko) 디지털신호처리를위한명령을지원하는모듈계산장치및방법
EP1351134A2 (en) Superpipelined arithmetic-logic unit with feedback
CN109716287A (zh) 降低的浮点精度的算术电路
US6609143B1 (en) Method and apparatus for arithmetic operation
CA2725136A1 (en) Microprocessor techniques for real signal processing and updating
CN107305484B (zh) 一种非线性函数运算装置及方法
US3922536A (en) Multionomial processor system
US20140136588A1 (en) Method and apparatus for multiplying binary operands
US11507531B2 (en) Apparatus and method to switch configurable logic units
US9904512B1 (en) Methods and apparatus for performing floating point operations
JPH05250146A (ja) 整数累乗処理を行なうための回路及び方法
US7958179B2 (en) Arithmetic method and device of reconfigurable processor
KR19980080981A (ko) 승산방법 및 승산회로
CN113032723A (zh) 一种矩阵乘法器的实现方法及矩阵乘法器装置
US5867413A (en) Fast method of floating-point multiplication and accumulation
KR100900790B1 (ko) 재구성형 프로세서 연산 방법 및 장치
EP0474246A2 (en) Image signal processor
JP3579087B2 (ja) 演算器およびマイクロプロセッサ
EP1936492A1 (en) SIMD processor with reduction unit
US6182105B1 (en) Multiple-operand addition with intermediate saturation
JPH04172526A (ja) 浮動小数点除算器
JP7131627B2 (ja) 演算処理装置
KR100315303B1 (ko) 디지탈 신호 처리기
WO2008077803A1 (en) Simd processor with reduction unit
KR100251547B1 (ko) 디지탈신호처리기(Digital Sgnal Processor)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120509

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee