JPH0773163A

JPH0773163A - 演算回路

Info

Publication number: JPH0773163A
Application number: JP5220909A
Authority: JP
Inventors: Toshiyuki Ogi; 俊之扇; Toshiyuki Araki; 敏之荒木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-09-06
Filing date: 1993-09-06
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】入力データＸ，Ｙに対し、加重平均値Ｓ＝
（ａ・Ｘ＋ｂ・Ｙ）／（ａ＋ｂ）を演算する演算回路に
おいて、ハードウェア量を低減する。【構成】加重平均値の計算式を、［２Ｘ，２Ｙ，Ｘ＋
Ｙ］のうちいずれか一つを２で除算した値からなる第１
項と、［Ｘ−Ｙ，Ｙ−Ｘ］のうちいずれか一方を２²，
２³で除算した値または「０」からなる第２項との和に
変形した変形式に対応し、係数ａの値に応じて制御信号
を出力する制御回路１０５を設け、変形式の第１項を演
算するセレクタ１０１，１０２及び第１加算器１１０
と、変形式の第２項を演算するセレクタ１０３，１０
４，減算器１１１及び可変シフタ１１３と、第２加算器
１１４及び最終シフタ１１５を設ける。これにより、乗
算器を使用せずにハードウェア量を低減する。変形式に
第３項以上の項を設ける場合、減算器の出力側に固定シ
フタを付加することで、より微細な重み付けができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２つの入力データに重
み付けをしてその平均値を演算するようにした加重平均
値の演算回路に関する。

【０００２】

【従来の技術】従来より、入力データに対し、各データ
に重み付けをして、その平均値つまり加重平均値を演算
する演算回路（以下、「加重平均回路」という）は、一
般的に、図４に示すように構成されている。

【０００３】図４に示す加重平均回路は８ｂｉｔの入力
データＸ，Ｙ、及び「０」から「８」の４ｂｉｔの係数
ａ，ｂから、８ｂｉｔの加重平均値Ｓを求める回路であ
る。

【０００４】図４において、乗算器３０１、３０２は
（ａ・Ｘ）、（ｂ・Ｙ）の演算を各々行うための（８ｂ
ｉｔ×４ｂｉｔ）の乗算器、加算器３０３は乗算器３０
１、３０２の出力を加算する（１１ｂｉｔ＋１１ｂｉ
ｔ）の加算器、シフタ３０５は右３ｂｉｔのシフタであ
る。乗算器３０１では、入力データＸと係数ａとの積を
演算し１２ｂｉｔの乗算結果Ｐ＝（ａ・Ｘ）を出力し、
乗算器３０２では、入力データＹと係数ｂとの積を演算
し、１２ｂｉｔの乗算結果Ｑ＝（ｂ・Ｙ）を出力する。
Ｐ，Ｑの有効データは下位１１ｂｉｔである。加算器３
０３では上記乗算結果ＰとＱとの和を演算し、１２ｂｉ
ｔの加算結果Ｓ’を出力する。そして、シフタ３０４で
は、上記加算値Ｓ’を３ｂｉｔ右シフトするシフト演算
を行ってつまり８で徐して、シフト結果の下位８ｂｉｔ
を出力する。このＳが加重平均値となる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の加重平均回路では、乗算器２個、加算器、シフ
タが必要である。特に、乗算器を２個使用することで、
ハードウェア量が大きくコストの低減を図る点で問題が
あった。

【０００６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、加重平均値の計算式が入力データに
対する乗算を伴うことなく複数項の加算からなる式に変
形し得ることに着目し、乗算器と比較してハードウェア
量の少ない加算器、減算器、シフタ、セレクタで演算回
路を構成することにより、ハードウェア量の少ない加重
平均回路を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
請求項１の発明の講じた手段は、２つの入力データＸ，
Ｙに対し、自然数である係数ａ，ｂを用いて加重平均値
Ｓ＝（ａ・Ｘ＋ｂ・Ｙ）／（ａ＋ｂ）（ただし、（ａ
＋ｂ）＝２ⁿ（ｎは３以下の自然数））を求めるように
した演算回路を対象とする。

【０００８】そして、演算回路に、データＸ，Ｙの入力
に対し、制御信号に応じてＸまたはＹを出力するよう切
換え可能に構成された４つの第１〜第４セレクタと、上
記４つのセレクタのうちの第１，第２セレクタの出力値
の和を演算して、［２Ｘ，２Ｙ，Ｘ＋Ｙ］のいずれかを
出力する第１加算器と、上記４つのセレクタのうち第
３，第４セレクタの出力値の差を演算して、［Ｘ−Ｙ，
Ｙ−Ｘ，０］のいずれかを出力する減算器と、上記減算
器の出力を受け、制御信号に応じてシフト数を変更しな
がらその出力値をシフト演算して、［（Ｘ−Ｙ）／
２^m，（Ｙ−Ｘ）／２^m，０（ｍは１又は２）］を出力
する可変シフタと、上記加算器及び上記可変シフタの出
力値の和を演算する第２加算器と、上記第２加算器の出
力値を右に１ｂｉｔシフト演算し、加重平均値として出
力する最終シフタと、自然数ｎに対し、係数ａ，ｂのう
ちいずれか一方の値ごとに加重平均値の計算式を、［２
Ｘ，２Ｙ，Ｘ＋Ｙ］のうちいずれか一つを２で除算した
値からなる第１項と、［Ｘ−Ｙ，Ｙ−Ｘ］のうちいずれ
か一方を４もしくは８で除算した値または「０」からな
る第２項との和に変形した変形式に応じて上記４つのセ
レクタ及び可変シフタへの制御信号を予め記憶する記憶
装置と、該記憶装置の記憶内容に基づき、上記係数ａ，
ｂのうち一方の値に応じて上記４つのセレクタおよび上
記可変シフタに制御信号を出力する制御回路とを設ける
構成としたものである。

【０００９】請求項２の発明の講じた手段は、２つの入
力データＸ，Ｙに対し、自然数である係数ａ，ｂを用い
て加重平均値Ｓ＝（ａ・Ｘ＋ｂ・Ｙ）／（ａ＋ｂ）
（ただし、（ａ＋ｂ）＝２ⁿ（ｎは４以上の自然数））
を求めるようにした演算回路を対象とする。

【００１０】そして、上記請求項１の発明の構成に加え
て、上記自然数ｎに対し（ｎ−３）個設けられ、制御信
号に応じて減算器の出力値に対するシフト数が右３ｂｉ
ｔ，右４ｂｉｔ，…と順次増大するように各々異なる固
定シフト数に設定され、かつ出力値が制御信号に応じて
上記シフト結果または「０」に切換え可能に構成された
固定シフタを設け、第２加算器で、上記加算器，可変シ
フタ及び固定シフタの出力値の和を演算するようにした
ものである。

【００１１】請求項３の発明の講じた手段は、２つの入
力データＸ，Ｙに対し、自然数である係数ａ，ｂを用い
て加重平均値Ｓ＝（ａ・Ｘ＋ｂ・Ｙ）／（ａ＋ｂ）
（ただし、（ａ＋ｂ）＝２ⁿ（ｎは自然数））を求める
ようにした演算回路を対象とする。

【００１２】そして、演算回路に、上記データＸ，Ｙの
入力に対し、制御信号に応じてＸまたはＹを出力するよ
う切換え可能に構成された２つの第１，第２セレクタ
と、上記第１，第２セレクタの出力値の和を演算して、
［２Ｘ，２Ｙ，Ｘ＋Ｙ］のいずれかを出力する第１加算
器と、上記データＸ，Ｙの差（Ｘ−Ｙ）を演算して出力
する減算器と、上記自然数ｎに対して（ｎ−１）個設け
られ、上記減算器の出力値（Ｘ−Ｙ）に対するシフト数
が右１ｂｉｔ，右２ｂｉｔ，…と順次増大するように各
々異なる固定シフト数に設定され、かつ出力値が制御信
号に応じて上記シフト結果または「０」に切換え可能に
構成された固定シフタと、上記加算器及び上記各固定シ
フタの出力値の和を演算して出力する第２加算器と、上
記第２加算器の出力値をシフト演算して、加重平均値と
して出力する最終シフタと、自然数ｎに対し、係数ａ，
ｂのうちいずれか一方の値ごとに加重平均値の計算式
を、［２Ｘ，２Ｙ，Ｘ＋Ｙ］のうちいずれか一つを２で
除算した値からなる第１項と、［Ｘ−Ｙ］を２^k（ｋは
項の次数で、２≦ｋ≦ｎ）で除算した値または「０」か
らなる第２項以下の項との和に変形した変形式に応じて
上記４つのセレクタ及び可変シフタへの制御信号を予め
記憶する記憶装置と、該記憶装置の記憶内容に基づき、
上記係数ａ，ｂのうち一方の値に応じて上記４つのセレ
クタ及び固定シフタに制御信号を出力する制御回路とを
設ける構成としたものである。

【００１３】

【作用】以上の構成により、請求項１の発明では、入力
データＸ，Ｙに対し、（ａ＋ｂ）＝２ⁿにおける自然数
ｎが３以下の場合、係数ａ，ｂのうちいずれか一方の値
に応じて、記憶装置の記憶内容に基づき、制御回路によ
り第１，第２セレクタの選択が切換えられ、第１加算器
では、加重平均値を計算する式の変形式の第１項に２を
乗じた値が演算される。一方、減算器では、制御回路の
制御信号に応じて、第３，第４セレクタの出力が切換え
られ、Ｘ，Ｙの差（Ｘ−Ｙ，又はＹ−Ｘ）が演算され、
この減算器の出力から、可変シフタでは加重平均値を計
算する式の変形式の第２項に２を乗じた値が演算され
る。そして、第２加算器で、第１加算器及び可変シフタ
の出力値の和が演算された後、最終シフタでこの出力値
の和が右に１ｂｉｔシフトつまり２で除算される。した
がって、最終シフタの出力値が加重平均値の計算式の演
算結果に一致することになり、乗算器を２個設ける回路
よりも小さなハードウェア量で、加重平均値が演算され
ることになる。

【００１４】請求項２の発明では、（ａ＋ｂ）＝２ⁿに
おける自然数ｎが４以上の場合、上記請求項１の発明に
おける第１加算器及び可変シフタの演算に加え、固定シ
フタで加重平均値を計算する式の変形式の第３項以下に
２を乗じた値が演算される。そして、第２加算器で第１
加算器，可変シフタ及び固定シフタの出力値の和が演算
された後、最終シフタでその和が右に１ｂｉｔシフトさ
れ、加重平均値が演算される。したがって、より小さい
ハードエェア量で微細な重み付けを行いながら加重平均
値の演算が可能となる。

【００１５】請求項３の発明では、（ａ＋ｂ）＝２ⁿに
おける自然数ｎが２以上の場合に、記憶装置の記憶内容
に基づき、制御回路により第１，第２セレクタの選択が
切換えられ、第１加算器では加重平均値を計算する式の
変形式の第１項に２を乗じた値が演算される一方、減算
器では、一律に入力データＸ，Ｙの差（Ｘ−Ｙ）が演算
される。また、各固定シフタでは、制御回路からの制御
信号に応じて、加重平均値を計算する式の第２項以下に
２を乗じた値が演算される。そして、第２加算器で第１
加算器及び各固定シフタの出力値の和が演算された後、
最終シフタでその和が右に１ｂｉｔシフトされる。した
がって、減算器の入力側にセレクタを設けることなく、
請求項１又は２の発明の作用が得られることになる。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】（実施例１）図１の回路は８ビットの入力
データＸ，Ｙと、「０」〜「８」までの４ｂｉｔの係数
ａ，ｂから、８ｂｉｔの加重平均値を求める加重平均回
路である。ここで、実施例１の加重平均回路は、加重平
均値を導出する式が下記表１のように変形できることを
利用している。

【００１８】

【表１】

【００１９】図１において、第１，第２，第３，第４セ
レクタ１０１，１０２，１０３，１０４は（２入力→１
出力）の８ｂｉｔ長のセレクタ、制御回路１０５は係数
ａの値に応じて制御線の信号を決定する制御回路、第
１，第２，第３，第４制御線１０６，１０７，１０８，
１０９は各々上記第１〜第４セレクタの出力を制御する
制御信号を出力するための制御線、第１加算器１１０は
８ｂｉｔのデータと８ｂｉｔのデータとの和を演算する
加算器、減算器１１１は８ｂｉｔのデータと８ｂｉｔの
データとの差を演算する減算器、可変シフタ１１３は右
へ２ｂｉｔまたは１ｂｉｔシフトするシフタ、シフト数
制御線１１２はこの可変シフタ１１３のシフト数を決定
する制御線、第２加算器１１４は９ｂｉｔのデータと９
ｂｉｔのデータとの和を演算する加算器、最終シフタ１
１５は入力信号を右へ１ｂｉｔシフトするつまり２で除
算するシフタである。

【００２０】上記第１〜第４セレクタ１０１，１０２，
１０３，１０４は、入力データＸ，Ｙに対し、各々の制
御線の信号が「０」のときにはデータＸを、制御線の信
号が「１」のときにはデータＹを選択して出力する。こ
こで、図示しないが制御回路１０５内の記憶部には、予
め下記表２に示すような係数ａと第１〜第４制御線１０
６，１０７，１０８，１０９の制御信号および第１〜第
４セレクタ１０１〜１０４の出力との関係が記憶されて
いる。

【００２１】

【表２】

【００２２】また、第１加算器１１０は、第１セレクタ
１０１と第２セレクタ１０２の出力を加算し９ｂｉｔの
加算結果Ｐを出力する。減算器１１１は第３セレクタ１
０３の出力から第４セレクタ１０４の出力を減算し、９
ｂｉｔの減算結果Ｑ’を出力する。可変シフタ１１３は
シフト数制御線１１２の信号が「１」のとき２ｂｉｔ、
「０」のとき１ｂｉｔの符号付き右シフトを行い、９ｂ
ｉｔのシフト結果である出力信号Ｑを出力する。ここ
で、係数ａに対する制御線１１２の制御信号、可変シフ
タ１１３のシフト数（ｂｉｔ）、出力Ｐ，Ｑの関係を下
記表３に示す。

【００２３】

【表３】

【００２４】第２加算器１１４は、最下位ｂｉｔに丸め
のための桁上がりを入力して第１加算器１１０の出力Ｐ
と可変シフタ１１３の出力Ｑとの和を演算し、１０ｂｉ
ｔの加算値Ｓ’を出力する。最終シフタ１１５は、加算
値Ｓ’を１ｂｉｔ右シフトして、シフト結果の下位８ｂ
ｉｔの信号である加重平均値Ｓを出力する。すなわち、
第２加算器１１４と最終シフタ１１５では（Ｐ＋Ｑ）／
２の演算を行っており、この演算は上記表１の変形式の
演算と等しくなるため、このＳが加重平均値となるので
ある。

【００２５】次に、係数ａが５のときつまり加重平均値
Ｓ＝（５Ｘ＋３Ｙ）／８の演算結果を求める際の回路動
作について、以下に説明する。

【００２６】係数ａ＝５が入力されたとき、制御回路１
０５は第１制御線１０６に「０」、第２制御線１０７に
「１」、第３制御線１０８に「０」、第４制御線１０９
に「１」、第５制御線１１２に「１」を出力する（表２
参照）。

【００２７】この制御信号により、第１セレクタ１０１
の出力はＸ、第２セレクタ１０２の出力はＹとなり、第
１加算器１１０では（Ｘ＋Ｙ）の加算が行われ、Ｐ＝Ｘ
＋Ｙが出力される（表３参照）。

【００２８】また、第３セレクタ１０３の出力はＸ、第
４セレクタ１０４の出力はＹとなり、減算器１１１では
（Ｘ−Ｙ）の減算が行われ、Ｑ′＝（Ｘ−Ｙ）が出力さ
れる。

【００２９】一方、可変シフタ１１３は、第５制御線１
１２からの制御信号が「１」のときに減算器１１１の出
力値Ｑ′＝（Ｘ−Ｙ）を右２ｂｉｔシフトする動作を行
い、Ｑ＝（Ｘ−Ｙ）／４を出力する（表３参照）。

【００３０】第２加算器１１４は、第１加算器１１０の
出力Ｐ＝（Ｘ＋Ｙ）と可変シフタ１１３の出力Ｑ＝（Ｘ
−Ｙ）／４とを加算し、加算値Ｓ′＝（５Ｘ＋３Ｙ）／
４を出力する。そして、最終シフタ１１５は、第２加算
器１１４の加算値Ｓ′＝（５Ｘ＋３Ｙ）／４を右に１ｂ
ｉｔシフトする動作を行ない、最終演算結果である加重
平均値Ｓ＝（５Ｘ＋３Ｙ）／８を出力する。

【００３１】したがって、上記実施例では、従来の加重
平均値を演算するための演算回路のごとく２つの乗算器
を配置することなく加重平均値Ｓを算出することがで
き、ハードウェア量の低減を図ることができる。上記実
施例１における制御回路は十数ゲートの論理素子で回路
を構成できることから、乗算器を使用した加重平均回路
に比べて８０％程度のハードウェア量に抑えながら加重
平均回路を実現できるものである。

【００３２】（実施例２）次に、実施例２について説明
する。図２に示す演算回路は、８ｂｉｔの入力データ
Ｘ，Ｙに対し、「０」から「１６」の５ｂｉｔの係数
ａ，ｂを用いて、８ｂｉｔの加重平均値を求める加重平
均回路である。ここで、実施例２の加重平均回路は、加
重平均値を導出する式が、係数ａの変化に対して下記表
４のように変形できることを利用している。

【００３３】

【表４】

【００３４】図２において、第１〜第４セレクタ２０
１，２０２，２０３，２０４は（２入力→１出力）の８
ｂｉｔ長のセレクタ、制御回路２０５は係数ａの変化に
応じて各制御線の信号を決定する制御回路、第１〜第４
制御線２０６，２０７，２０８，２０９は各々上記第１
〜第４セレクタ２０１，２０２，２０３，２０４に制御
信号を入力するための制御線、第１加算器２１０は８ｂ
ｉｔのデータと８ｂｉｔのデータとの和を演算する加算
器、減算器２１１は８ｂｉｔのデータと８ｂｉｔのデー
タとの差を演算する減算器、第５，第６セレクタ２１
３，２１４は（２入力→１出力）の８ｂｉｔ長のセレク
タ、第５，第６制御線２１５，２１６は第５，第６セレ
クタ２１３，２１４の出力を決定する制御線、シフト数
制御線２１７は可変シフタ２１８のシフト数を決定する
制御線、可変シフタ２１８は右へ２ｂｉｔシフトまたは
１ｂｉｔシフトするシフタ、固定シフタ２１９は右へ３
ｂｉｔシフトするシフタ、第２加算器２２０は各々１０
ｂｉｔからなる３つのデータの和を演算する３入力加算
器、最終シフタ２２１は右へ１ｂｉｔシフトするシフタ
である。

【００３５】第１〜第４セレクタ２０１，２０２，２０
３，２０４は、入力データＸ，Ｙに対し、第１〜第４制
御線１０６〜１０９の信号が「０」のときＸ、「１」の
ときＹをそれぞれ選択して出力する。第５，第６セレク
タ２１３，２１４は、第５，第６制御線２１５，２１６
の信号が「１」のときＱ’、「０」のとき「０」のデー
タをそれぞれ選択して出力する。可変シフタ２１８は、
シフト数制御線２１７の信号が「１」のとき右へ２ｂｉ
ｔのシフトを、「０」のとき１ｂｉｔのシフトを行い１
０ｂｉｔの出力信号Ｑを出力する。固定シフタ２１９は
２ｂｉｔの右シフトを行い１０ｂｉｔの出力信号Ｒを出
力する。ここで、係数ａと各制御線の制御信号の関係を
下記表５に示す。また、係数ａに対する出力値Ｐ，Ｑ，
Ｒの変化を下記表６に示す。

【００３６】

【表５】

【００３７】

【表６】

【００３８】第２加算器２２０は、最下位ｂｉｔに丸め
のための桁上がりを入力したＰとＱとＲとの加算を行
い、１１ｂｉｔの出力信号である加算値Ｓ’を出力す
る。最終シフタ２２１は入力された加算値Ｓ’を１ｂｉ
ｔ右シフトしてシフト結果の下位８ｂｉｔの加重平均値
Ｓを出力する。第２加算器２２０と最終シフタ２２１で
は（Ｐ＋Ｑ＋Ｒ）／２の演算を行っており、この演算は
上記表４の変形式の演算と等しくなるため、このＳが加
重平均値となることは明らかである。

【００３９】本実施例において、係数ａが９のとき、つ
まり、Ｓ＝（９Ｘ＋７Ｙ）／１６の演算結果を求める際
の回路動作を以下に説明する。

【００４０】制御回路２０５は、係数ａ＝９が入力され
たとき、第１制御線２０６に「０」、第２制御線２０７
に「１」、第３制御線２０８に「０」、第４制御線２０
９に「１」、第５制御線２１５に「０」、第６制御線２
１６に「１」の制御信号を出力し、シフト数制御線２１
７には制御信号を出力しない（表５参照）。この制御信
号により、第１セレクタ２０１の出力はＸ、第２セレク
タ２０２の出力はＹとなり、第１加算器２１０では（Ｘ
＋Ｙ）の加算が行われ、Ｐ＝（Ｘ＋Ｙ）が出力される
（表６参照）。

【００４１】また、第３セレクタ２０３の出力はＸ、第
４セレクタ２０４の出力はＹとなり、減算器２１１では
（Ｘ−Ｙ）の減算が行われる。第５セレクタ２１３は、
第５制御線２１５からの制御信号が「０」であるので、
「０」のデータを出力する。また、シフト数制御線２１
７から制御信号が出力されないので、可変シフタ２１８
はＱ＝０を出力する。

【００４２】第６セレクタ２１４は、第６制御線２１６
からの制御信号が「１」なので減算器２１１の出力（Ｘ
−Ｙ）を出力し、固定シフタ２１９は、第６セレクタ２
１４の出力（Ｘ−Ｙ）を右２ｂｉｔシフトする演算を行
って、Ｒ＝（Ｘ−Ｙ）／８を出力する（表６参照）。

【００４３】第２加算器２２０は、上記固定シフタ２１
２の出力Ｐ＝（Ｘ＋Ｙ）と、可変シフタ２１８の出力Ｑ
＝０と、固定シフタ２１９の出力Ｒ＝（Ｘ−Ｙ）／８と
の和を演算し、Ｓ′＝（９Ｘ＋７Ｙ）／８を出力する。
最終シフタ２２１は、第２加算器２２０の出力Ｓ′を右
へ１ｂｉｔシフトする演算を行い、最終的に加重平均値
Ｓ＝（９Ｘ＋７Ｙ）／１６を出力する。

【００４４】したがって、上記実施例２では、上記実施
例１に比べ、より微細な重み付けを行って加重平均値を
算出することができ、上記実施例１と同様にハードウェ
ア量を低減することができる。すなわち、上記実施例２
における制御回路は３０ゲート程度の論理素子で回路を
構成できることから、上記実施例２の加重平均回路は、
乗算器を使用した加重平均回路に比べて７５％程度のハ
ードウェア量に抑えながら加重平均回路を実現できるも
のである。

【００４５】（実施例３）次に、実施例３について、図
３に基づき説明する。

【００４６】図３は、実施例３に係る加重平均回路の構
成を示し、８ｂｉｔの入力データＸ，Ｙに対し、「０」
から「１６」の５ｂｉｔの係数ａ，ｂを用いて、８ｂｉ
ｔの加重平均値を求める加重平均回路である。ここで、
実施例３の加重平均回路は、加重平均値を導出する式
が、係数ａの変化に対して下記表７のように変形できる
ことを利用している。

【００４７】

【表７】

【００４８】図３において、第１，第２セレクタ２０
１，２０２は（２入力→１出力）の８ｂｉｔ長のセレク
タ、第１加算器２１０は８ｂｉｔのデータと８ｂｉｔの
データとの和を演算する加算器、減算器２１１は８ｂｉ
ｔのデータと８ｂｉｔのデータとの差を演算する減算
器、第３，第４，第５セレクタ２１３，２１４，２３０
は（２入力→１出力）の８ｂｉｔ長のセレクタ、各シフ
タ２１２，２１８，２１９はいずれも右へ１ビットシフ
トする固定シフタであって、可変シフタは設けられてい
ない。また、第２加算器２２０は各々１０ｂｉｔからな
る３つのデータの和を演算する３入力加算器、最終シフ
タ２２１は右へ１ｂｉｔシフトするシフタである。な
お、制御回路及び制御線は図示を省略しているが、上記
図２のような制御回路とこの制御回路から各セレクタに
制御信号を出力するための制御線とが設けられている。

【００４９】第１，第２セレクタ２０１，２０２は、入
力データＸ，Ｙに対し、制御信号が「０」のときＸ、
「１」のときＹをそれぞれ選択し、信号Ｐとして出力す
る。また、第３，第４，第５セレクタ２１３，２１４，
２３０は、制御信号が「１」のときは、それぞれ直前の
各シフタ２１２，２１８，２１９から出力されるデータ
を選択する一方、制御信号が「０」のときには「０」の
データを選択し、信号Ｑ，Ｑ′，Ｒとして出力する。こ
こで、係数ａに対する出力値Ｐ，Ｑ，Ｑ′，Ｒの変化を
下記表８に示す。

【００５０】

【表８】

【００５１】第２加算器２２０は、各セレクタ２１３，
２１４，２３０の出力Ｐ，Ｑ，Ｑ′及びＲの加算を行
い、１１ｂｉｔの出力信号である加算値Ｓ’を出力す
る。最終シフタ２２１は入力された加算値Ｓ’を１ｂｉ
ｔ右シフトしてシフト結果の下位８ｂｉｔの加重平均値
Ｓを出力する。第２加算器２２０と最終シフタ２２１で
は（Ｐ＋Ｑ＋Ｑ′＋Ｒ）／２の演算を行っており、この
演算は上記表７の変形式の演算と等しくなるため、この
Ｓが加重平均値となることは明らかである。

【００５２】本実施例において、係数ａが９のとき、つ
まり、Ｓ＝（９Ｘ＋７Ｙ）／１６の演算結果を求める際
の回路動作を以下に説明する。

【００５３】図示しないが、制御回路は、係数ａ＝９が
入力されたとき、第１セレクタ２０１に「０」、第２セ
レクタ２０２に「１」、第３セレクタ２１３に「０」、
第４セレクタ２１４に「０」、第５セレクタ２３０
「１」の制御信号を出力する。

【００５４】この制御信号により、上記表８に示される
ような出力が得られる。すなわち、第１セレクタ２０１
の出力はＸ、第２セレクタ２０２の出力はＹとなり、第
１加算器２１０では（Ｘ＋Ｙ）の加算が行われ、Ｐ＝
（Ｘ＋Ｙ）が出力される。また、減算器２１１では（Ｘ
−Ｙ）の減算が行われる。そして、第３セレクタ２１３
の出力Ｑ及び第４セレクタ２１４の出力Ｑ′はいずれも
「０」となる一方、第５セレクタ２３０の出力Ｒは、減
算器２１１の出力（Ｘ−Ｙ）が３つのシフタ２１２，２
１８，２１９でそれぞれ右１ビットずつシフトされてな
る（Ｘ−Ｙ）／８となる。

【００５５】第２加算器２２０は、上記固定シフタ２１
２の出力Ｐ＝（Ｘ＋Ｙ）と、第３セレクタの出力Ｑ＝０
と、第４セレクタ２１４の出力Ｑ′＝０と、第５セレク
タ２３０の出力Ｒ＝（Ｘ−Ｙ）／８との和を演算し、
Ｓ′＝（９Ｘ＋７Ｙ）／８を出力する。そして、最終シ
フタ２２１は、第２加算器２２０の出力Ｓ′を右へ１ｂ
ｉｔシフトする演算を行い、最終的に加重平均値Ｓ＝
（９Ｘ＋７Ｙ）／１６を出力する。

【００５６】したがって、上記実施例３では、上記実施
例１に比べ、より微細な重み付けを行って加重平均値を
算出することができ、上記実施例１や実施例２と同様に
ハードウェア量を低減することができる。特に、実施例
２に比べ、減算器２１１の入力側にセレクタを設ける必
要がないので、実施例２よりもさらにハードウェア量の
低減を図ることができる。

【００５７】

【発明の効果】以上説明したように、請求項１の発明に
よれば、２つの入力データＸ，Ｙに対し、加重平均値Ｓ
＝（ａ・Ｘ＋ｂ・Ｙ）／（ａ＋ｂ）（ただし、（ａ＋
ｂ）＝２ⁿ（ｎは３以下の自然数））を求めるようにし
た演算回路として、自然数ｎに対し、係数ａ，ｂのうち
いずれか一方の値ごとに加重平均値の計算式を、［２
Ｘ，２Ｙ，Ｘ＋Ｙ］のうちいずれか一つを２で除算した
値からなる第１項と、［Ｘ−Ｙ，Ｙ−Ｘ］のうちいずれ
か一方を４もしくは８で除算した値または「０」からな
る第２項との和に変形した変形式に対応して、変形式の
第１項を演算する２つのセレクタ及び第１加算器、第２
項を演算する２つのセレクタ，減算器及び可変シフタ、
各項の和を演算した後シフトして最終的に加重平均値を
出力する第２加算器及び最終シフタ等の機器と、各機器
の作動を制御する制御回路とを設ける構成としたので、
乗算器を設けることなく加重平均値を演算することがで
き、よって、ハードウェア量の低減を図ることができ
る。

【００５８】請求項２の発明によれば、２つの入力デー
タＸ，Ｙに対し、加重平均値Ｓ＝（ａ・Ｘ＋ｂ・Ｙ）／
（ａ＋ｂ）（ただし、（ａ＋ｂ）＝２ⁿ（ｎは４以上の
自然数））を求めるようにした演算回路として、自然数
ｎに対し、係数ａ，ｂのうちいずれか一方の値ごとに加
重平均値の計算式を、［２Ｘ，２Ｙ，Ｘ＋Ｙ］のうちい
ずれか一つを２で除算した値からなる第１項と、［Ｘ−
Ｙ，Ｙ−Ｘ］のうちいずれか一方を４もしくは８で除算
した値または「０」からなる第２項と、［Ｘ−Ｙ，Ｙ−
Ｘ］のうちいずれか一方を２^k+1（ｋは項の次数で、３
≦ｋ≦ｎ−１）で除算した値または「０」からなる第３
項以下の項との和に変形した変形式に対応して、変形式
の第１項を演算する２つのセレクタ及び第１加算器、第
２項を演算する２つのセレクタ，減算器及び可変シフ
タ、減算器の出力から第３項以下の項を演算する固定シ
フタ、各項の和を演算した後シフトして最終的に加重平
均値を出力する第２加算器及び最終シフタ等の機器と、
各機器の作動を制御する制御回路とを設ける構成とした
ので、微細な重み付けを行った加重平均値の演算を小さ
なハードウェア量で実行することができ、よって、ハー
ドウェア量の低減を図ることができる。

【００５９】請求項３の発明によれば、２つの入力デー
タＸ，Ｙに対し、加重平均値Ｓ＝（ａ・Ｘ＋ｂ・Ｙ）／
（ａ＋ｂ）（ただし、（ａ＋ｂ）＝２ⁿ（ｎは自然
数））を求めるようにした演算回路として、自然数ｎに
対し、係数ａ，ｂのうちいずれか一方の値ごとに加重平
均値の計算式を［２Ｘ，２Ｙ，Ｘ＋Ｙ］のうちいずれか
一つを２で除算した値からなる第１項と［Ｘ−Ｙ］を２
^k（ｋは項の次数で、２≦ｋ≦ｎ）で除算した値または
「０」からなる第２項以下の項との和に変形した変形式
に対応して、変形式の第１項を演算する２つのセレクタ
及び第１加算器、第２項以下の項を演算する減算器及び
固定シフタ、各項の和を演算した後シフトして最終的に
加重平均値を出力する第２加算器及び最終シフタ等の機
器と、各機器の作動を制御する制御回路とを設ける構成
としたので、減算器の入力側にセレクタを設けることな
く、上記請求項１又は２の発明の効果を得ることができ
る。

【図面の簡単な説明】

【図１】実施例１における加重平均回路の構成を示す図
である。

【図２】実施例２における加重平均回路の構成を示す図
である。

【図３】実施例３における加重平均回路の構成を示す図
である。

【図４】従来の加重平均回路の構成を示す図である。

【符号の説明】

１０１〜１０４セレクタ１０５制御回路１０６〜１０９制御線１１０第１加算器１１１減算器１１２制御線１１３可変シフタ１１４第２加算器１１５最終シフタ２０１〜２０４セレクタ２０５制御回路２０６〜２０９制御線２１０第１加算器２１１減算器２１３，２１４セレクタ２１５〜２１７制御線２１８可変シフタ２１９固定シフタ２２０第２加算器２２１最終シフタ２３０セレクタ３０１，３０２乗算器３０３加算器３０４シフタ

Claims

【特許請求の範囲】

【請求項１】２つの入力データＸ，Ｙに対し、自然数
である係数ａ，ｂを用いて加重平均値Ｓ＝（ａ・Ｘ＋
ｂ・Ｙ）／（ａ＋ｂ）（ただし、（ａ＋ｂ）＝２ⁿ（ｎ
は３以下の自然数））を求めるようにした演算回路であ
って、データＸ，Ｙの入力に対し、制御信号に応じてＸまたは
Ｙを出力するよう切換え可能に構成された４つの第１〜
第４セレクタと、上記４つのセレクタのうちの第１，第２セレクタの出力
値の和を演算して、［２Ｘ，２Ｙ，Ｘ＋Ｙ］のいずれか
を出力する第１加算器と、上記４つのセレクタのうち第３，第４セレクタの出力値
の差を演算して、［Ｘ−Ｙ，Ｙ−Ｘ，０］のいずれかを
出力する減算器と、上記減算器の出力を受け、制御信号に応じてシフト数を
変更しながらその出力値をシフト演算して、［（Ｘ−
Ｙ）／２^m，（Ｙ−Ｘ）／２^m，０（ｍは１又は２）］
を出力する可変シフタと、上記加算器及び上記可変シフタの出力値の和を演算する
第２加算器と、上記第２加算器の出力値を右に１ｂｉｔシフト演算し、
加重平均値として出力する最終シフタと、自然数ｎに対し、係数ａ，ｂのうちいずれか一方の値ご
とに加重平均値の計算式を、［２Ｘ，２Ｙ，Ｘ＋Ｙ］の
うちいずれか一つを２で除算した値からなる第１項と、
［Ｘ−Ｙ，Ｙ−Ｘ］のうちいずれか一方を４もしくは８
で除算した値または「０」からなる第２項との和に変形
した変形式に応じて上記４つのセレクタ及び可変シフタ
への制御信号を予め記憶する記憶装置と、該記憶装置の記憶内容に基づき、上記係数ａ，ｂのうち
一方の値に応じて上記４つのセレクタおよび上記可変シ
フタに制御信号を出力する制御回路とを備えたことを特
徴とする演算回路。
【請求項２】２つの入力データＸ，Ｙに対し、自然数
である係数ａ，ｂを用いて加重平均値Ｓ＝（ａ・Ｘ＋
ｂ・Ｙ）／（ａ＋ｂ）（ただし、（ａ＋ｂ）＝２ⁿ（ｎ
は４以上の自然数））を求めるようにした演算回路であ
って、データＸ，Ｙの入力に対し、制御信号に応じてＸまたは
Ｙを出力するよう切換え可能に構成された４つの第１〜
第４セレクタと、上記４つのセレクタのうちの第１，第２セレクタの出力
値の和を演算して、［２Ｘ，２Ｙ，Ｘ＋Ｙ］のいずれか
を出力する第１加算器と、上記４つのセレクタのうち第３，第４セレクタの出力値
の差を演算して、［Ｘ−Ｙ，Ｙ−Ｘ，０］のいずれかを
出力する減算器と、上記減算器の出力を受け、制御信号に応じてシフト数を
変更しながらその出力値をシフト演算して、［（Ｘ−
Ｙ）／２^m，（Ｙ−Ｘ）／２^m，０（ｍは１又は２）］
を出力する可変シフタと、上記自然数ｎに対し（ｎ−３）個設けられ、制御信号に
応じて減算器の出力値に対するシフト数が右３ｂｉｔ，
右４ｂｉｔ，…と順次増大するように各々異なる固定シ
フト数に設定され、かつ出力値が制御信号に応じて上記
シフト結果または「０」に切換え可能に構成された固定
シフタと、上記加算器，可変シフタ及び固定シフタの出力値の和を
演算する第２加算器と、上記第２加算器の出力値を右に１ｂｉｔシフト演算し、
加重平均値として出力する最終シフタと、自然数ｎに対し、係数ａ，ｂのうちいずれか一方の値ご
とに加重平均値の計算式を、［２Ｘ，２Ｙ，Ｘ＋Ｙ］の
うちいずれか一つを２で除算した値からなる第１項と、
［Ｘ−Ｙ，Ｙ−Ｘ］のうちいずれか一方を４もしくは８
で除算した値または「０」からなる第２項と、［Ｘ−
Ｙ，Ｙ−Ｘ］のうちいずれか一方を２^k+1（ｋは項の次
数で、３≦ｋ≦ｎ−１）で除算した値または「０」から
なる第３項以下の項との和に変形した変形式に応じて上
記４つのセレクタ及び可変シフタへの制御信号を予め記
憶する記憶装置と、該記憶装置の記憶内容に基づき、上記係数ａ，ｂのうち
一方の値に応じて上記４つのセレクタ，可変シフタ及び
固定シフタに制御信号を出力する制御回路とを備えたこ
とを特徴とする演算回路。
【請求項３】２つの入力データＸ，Ｙに対し、自然数
である係数ａ，ｂを用いて加重平均値Ｓ＝（ａ・Ｘ＋
ｂ・Ｙ）／（ａ＋ｂ）（ただし、（ａ＋ｂ）＝２ⁿ（ｎ
は自然数））を求めるようにした演算回路であって、上記データＸ，Ｙの入力に対し、制御信号に応じてＸま
たはＹを出力するよう切換え可能に構成された２つの第
１，第２セレクタと、上記第１，第２セレクタの出力値の和を演算して、［２
Ｘ，２Ｙ，Ｘ＋Ｙ］のいずれかを出力する第１加算器
と、上記データＸ，Ｙの差（Ｘ−Ｙ）を演算して出力する減
算器と、上記自然数ｎに対して（ｎ−１）個設けられ、上記減算
器の出力値（Ｘ−Ｙ）に対するシフト数が右１ｂｉｔ，
右２ｂｉｔ，…と順次増大するように各々異なる固定シ
フト数に設定され、かつ出力値が制御信号に応じて上記
シフト結果または「０」に切換え可能に構成された固定
シフタと、上記加算器及び上記各固定シフタの出力値の和を演算し
て出力する第２加算器と、上記第２加算器の出力値をシフト演算して、加重平均値
として出力する最終シフタと、自然数ｎに対し、係数ａ，ｂのうちいずれか一方の値ご
とに加重平均値の計算式を、［２Ｘ，２Ｙ，Ｘ＋Ｙ］の
うちいずれか一つを２で除算した値からなる第１項と、
［Ｘ−Ｙ］を２^k（ｋは項の次数で、２≦ｋ≦ｎ）で除
算した値または「０」からなる第２項以下の項との和に
変形した変形式に応じて上記４つのセレクタ及び可変シ
フタへの制御信号を予め記憶する記憶装置と、該記憶装置の記憶内容に基づき、上記係数ａ，ｂのうち
一方の値に応じて上記４つのセレクタ及び固定シフタに
制御信号を出力する制御回路とを備えたことを特徴とす
る演算回路。