JP2744299B2 - 演算処理装置及び方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、所定の乗算演算及び加算演算を順次行うデ
ジタル演算処理装置及び方法に関し、特に、その構成を
大幅に簡略化するとともに、処理速度の向上を図ったも
のである。

（従来の技術） 一般に、２つのデジタルデータA,Bを１−K:K（０≦Ｋ
≦１）なる割合で混合して新たなデータＭを算出する場
合においては、 Ｍ＝（１−Ｋ）×Ａ＋Ｋ×Ｂ …（１）式 といった演算式が用いられ、この式からも明らかなよう
にＭを求めるために２回の乗算演算と１回の加算演算と
が必要となる。

また、逐次変化するデータA,B,Kを用いてこのような
演算処理をリアルタイムで行う場合に、１個の乗算器で
２回の乗算演算を時分割処理することが演算時間との関
係で不可能な場合には、（１−Ｋ）×ＡとＫ×Ｂとを並
列に乗算処理する２個の乗算器及び１個の加算器が必要
となり、そのようなデジタル演算処理装置としては第４
図に示すものが知られていた。

すなわち、このデジタル演算処理装置は、図示のよう
に各３ビツトのデジタルデータ（被乗算）（A;a₀,a₁,
a₂）（B;b₀,b₁,b₂）を、同じく３ビツトのデジタルデー
タ（乗数）（K;k₀,k_-1,k_-2）に基づいて１−K:Kの割合
で混合してＭ（＝m₂m₁m₀・m_-1m_-2）を算出するものであ
り、（１−Ｋ）×Ａを乗算処理を行う第１の乗算器（10
1）と、Ｋ×Ｂの乗算処理を行う第２の乗算器（102）及
び各乗算器（101,102）の演算出力を加算処理する加算
器（103）とを備えて構成されている。

なお、第４図において、上記乗数１−ＫはＪ（j₀,
j_-1,j_-2）として表わしている。

また、上記各乗算器（101）（102）は図示のように各
９つの論理積回路（以下「AND回路」という）（104〜11
2,113〜120）及び各AND回路の出力を所定の重み付けで
加算処理する加算器（121,122）から構成されており、
上記各AND回路はＪ×A,K×Ｂの論理積演算を行う。

さらに、上記第１の乗算器（101）にはラツチ回路（1
23）を介して一方の上記デジタルデータＡが供給される
とともに、ラツチ回路（124）を介してデジタルデータ
Ｊが供給され、上記第２の乗算器（102）にはラツチ回
路（125）を介して他方の上記デジタルデータＢが供給
されるとともに、ラツチ回路（126）を介してデジタル
データＫが供給される。

なお、上記ラツチ回路（124）に供給される上記デジ
タルデータＪ、すなわち、Ｋの補数データは、変換器
（127）にて上記デジタルデータＫに基づいて（１−
Ｋ）なる減算処理（ビツト反転）して求められるもので
ある。

次に、上述のような構成のデジタル演算処理装置の動
作について説明する。

まず、上記第１の乗算器（101）の動作についてみる
と、この乗算器（101）の上記各AND回路（104〜112）に
よって、各３ビツトの上記データＡ（a₀,a₁,a₂）とＪ
（j₀,j_-1,j_-2）との論理積演算を行う。

すなわち、上記AND回路（104〜106）にて構成される
第１群（101a）の各AND回路（104〜106）の一方の入力
端子には乗数Ｊの最上位桁（2⁰）のビツトデータ（j₀）
が供給されるとともに、被乗数Ａの各ビツトデータ
（a₂,a₁,a₀）が各々供給され、これらの論理積演算を行
う。

これによって、この第１群（101a）の各AND回路（104
〜106）からはJ₀a₂,J₀a₁,J₀a₀の各論理積が出力され
る。

以下、AND回路（107〜109）にて構成される第２群（1
01b）の各AND回路は乗数Ｊの第２桁（2^-1）のビツトデ
ータ（j_-1）と被乗数Ａと論理積演算を行い、AND回路
（110〜112）から構成される第３群（101c）の各AND回
路は乗数Ｊの最下位桁（2^-2）のビツトデータ（j_-2）と
被乗数Ａとの論理積演算を行う。

これによって、上記第２群（101b）及び第３群（101
c）の各AND回路（107〜112）からは、j_-1a₂,j_-1a₁,j_-1a
₀,j_-2a₂,j_-2a₁,j_-2a₀の各論理積が出力される。

なお、これらAND回路（104〜112）による論理積演算
は、３桁の数どうしの乗算、すなわち、 なる演算におけるＸの部分の演算に相当する。

次に、上述のように求められた各論理積を、上記加算
器（121）によって上記（２）式におけるＹの部分に相
当する加算演算を行い、S₂,S₁,S₀,S_-1,S_-2なる加算出力
（乗算結果）を得る。

なお、上記加算器（121）としては、例えば第５図に
示すように複数の半加算器（128〜130）と全加算器（13
1〜132）及びOR回路（133）とから構成されている。

一方、上記第２の乗算器（102）も上述のような第１
の乗算器（101）と同様に動作して、第１群（102a）な
いし第３群（102c）の各AND回路（113〜121）を用いて
被乗算数Ｂ（b₀,b₁,b₂）と乗数Ｋ（k₀,k_-1,k_-2）との論
理積演算を行うとともに、加算器（122）を用いて加算
演算を行い、これらによって加算出力（乗算結果）t₂,t
₁,t₀,t_-1,t_-2を得る。

そして、上述のように演算して算出された加算出力S₂
〜S_-2,t₂〜t_-2は加算器（103）に供給されて加算演算さ
れ、これによって上記（１）式にて算出されるＭ（＝m₂
m₁m₀・m_-1m_-2）を得る。

（発明が解決しようとする課題） 上述のように、従来の技術を用いて上記（１）式のよ
うな演算処理を十分に高速で行う場合には、２個の乗算
器（101,102）と１個の加算器（103）とが必然的に必要
となる。

このため、この種のデジタル演算処理装置の回路規模
が大きくなるためにコストアツプの原因となるととも
に、回路を構成する素子数が極めて多いために信頼性が
低下してしまうという問題がある。

さらに、各乗算器（101,102）と加算器（103）とが従
属に接続されるとともに、各乗算器（101,102）におい
て論理積演算と加算演算とを行う必要があるため、この
デジタル演算処理装置における演算処理時間、すなわち
データの入力から出力までの遅延時間が長くなってしま
うという問題がある。

（課題を解決するための手段） 本発明は上述のような実情に鑑みてなされたものであ
り、回路規模を小さく、かつ構成素子数を少なくしてコ
ストダウンを図ることができるとともに、信頼性を向上
させ、さらに演算処理速度を短縮することができるデジ
タル演算処理装置及び方法を提供することを目的とす
る。

そして、本発明の演算処理装置は、１つ以上の乗数
と、複数の被乗数とを入力として持ち、一の乗数と一の
被乗数との乗算結果及び上記一の乗数の補数と他の被乗
数との乗算結果を加算した値を出力する演算処理装置で
あって、上記一の乗数に基づいて生成される複数の制御
装置の夫々によって、上記一の被乗数或いは他の被乗数
を選択的に出力する選択手段と、上記選択手段の出力結
果に対して所定の重み付けを行い加算する加算手段とか
らなることを特徴とする。

又、本発明の演算処理方法は、１つ以上の乗数と、複
数の被乗数とを入力として持ち、一の乗数と一の被乗数
との乗算結果及び上記一の乗数の補数と他の被乗数との
乗算結果を加算した値を出力する演算処理方法であっ
て、上記一の乗数に基づいて生成される複数の制御信号
の夫々によって、上記一の被乗数或いは他の被乗数を選
択的に出力し、該出力結果に対して所定の重み付けを行
い加算することを特徴とする。

（作用） 本発明によれば、乗数に基づく制御信号に応じて適宜
切り換えられる選択手段を用いることによって、従来の
この種処理装置における重複部分を不要にすることがで
き、これによって回路規模を小さくするとともに、構成
素子数を大幅に少なくする。

また、被乗数Ａに対する演算処理とＢに対する演算処
理を同時に実行するため、上記（１）式に示す演算に要
する時間が大幅に短縮される。

（実施例） 以下、本発明に係る演算処理装置の好適な実施例を第
１図ないし第３図を用いて詳細に説明する。

本実施例に係る演算処理装置は、各３ビツトのデジタ
ルデータ（被乗数）Ａ（a₂,a₁,a₀）、Ｂ（b₂,b₁,b₀）と
同じく３ビツトのデジタルデータ（乗数）Ｋ（k₀,k_-1,k
_-2）とに基づいて上記（１）式のような演算処理を実行
するデジタル演算処理装置であり、第１ないし第３のセ
レクタ（201,202,203）と加算器（204）及び上記乗数Ｋ
から上記各セレクタ（201,202,203）をスイツチング制
御するための制御信号Ｐ（pp_-2,p_-1,p_-2）を生成する変
換器（205）を備えて構成されている。

すなわち、入力端子（206）には一方の上記被乗数Ａ
が供給され、この被乗数Ａの各ビツトデータ（a₂,a₁,
a₀）はラツチ回路（207）にてラツチされてタイミング
制御された後にバスラインを介してセレクタ（201〜20
3）の一方の入力端子（「０」側）に各々供給される。

同様に、他の入力端子（208）には他方の上記被乗数
Ｂが供給され、この被乗数Ｂの各ビツトデータ（b₂,b₁,
b₀）はラツチ回路（209）にてラツチされて上記被乗数
Ａのラツチ出力タイミングに同期するように制御された
後に上記各セレクタ（201〜203）の他方の入力端子
（「１」側）に各々供給される。

なお、これら被乗数A,Bの各ビツトデータ（a₂,a₁,
a₀）（b₂,b₁,b₀）の重み付けは（2²,2¹,2⁰）となってい
る。

また、入力端子（210）には上記乗数Ｋが供給され、
この乗数Ｋは上記変換器（205）に供給されて制御信号
Ｐに変換される。

この変換器（205）は、第１図に示すように２個のOR
回路と所定のバスラインにて構成されており、上記乗数
Ｋの各ビツトデータ（k₀,k_-1,k_-2）と制御信号Ｐの各ビ
ツトデータ（pp_-2,p_-1,p_-2）とは、pp_-2がk₀に対応し、
P_-1がk₀とk_-1との論理和出力に対応し、p_-2がk₀とk_-2と
の論理和出力に対応するように構成されている。

ここで、上記制御信号Ｐの各ビツトデータ（pp_-2,
p_-1,p_-2）に対する重み付けは（2^-2,2^-1,2^-2）に設定さ
れており、これらの和（2^-2＋2^-1＋2^-2）は上記（１）
式における係数（１−ｋ）の「１」に対応しているとと
もにｋの値が保存される。すなわち、例えば（k₀,k_-1,k
_-2）が（010）の場合には、ｋの値が０×2⁰＋１×2^-1＋
０×2^-2＝2^-1となり、この場合におけるＰのビツトデー
タ（pp_-2,p_-1,p_-2）は上述のような変換器（205）によ
って変換されて（010）となるから、Ｐの値は０×2^-2＋
１×2^-1＋０×2^-2＝2^-1となり、Ｋの値とＰの値とが一
致して保存される。

そして、上述のような制御信号Ｐにおける各ビツトデ
ータ（pp_-2,p_-1,p_-2）は、ラツチ回路（211）を介し
て、図示のように上記各セレクタ（201〜203）のスイツ
チング制御信号として各セレクタに供給され、各セレク
タは供給されたデータが「０」の場合にはスイツチング
端子を一方の入力端子（「０」側）に接続し、「１」の
場合には他方の入力端子（「１」側）に接続する。

このように、上記各セレクタ（201〜203）は、供給さ
れる制御信号Ｐの各ビツトデータ（pp_-2,p_-1,p_-2）の値
（「１」又は「０」）によって被乗数Ａ又はＢの対応ビ
ツトデータを選択的に出力する。

よって、上記第１のセレクタ（201）の出力値は、 （１−p_-1）×Ａ＋p_-1×Ｂ …（３）式 で表現され、同様に第２及び第３のセレクタ（202,20
3）の各出力値は、 （１−p_-2）×Ａ＋p_-2×Ｂ …（４）式 （１−pp_-2）×Ａ＋pp_-2×Ｂ …（５）式 で表現される。

そして、各セレクタ（201〜203）から出力される
（３）〜（５）式にて表現される各データd₁,d₀,d_-1,
e₀,e_-1,e_-2,f₀,f_-1,f_-2は、後段の加算器（204）にて所
定の重み付けがなされて加算処理される。

すなわち、制御信号Ｐの各ビツトデータ（pp_-2,p_-1,p
_-2）に対する重み付けは、先に説明したように（2^-2,2
^-1,2^-2）に設定されており、各セレクタ（201〜203）の
出力値に対しては、供給されるビツトデータに対する重
み付けがなされる。

よって、第１ないし第３のセレクタ（201〜203）の重
み付けを考慮した各出力値は、 2^-1×｛（１−p_-1）×Ａ＋p_-1×Ｂ｝ …（６）式 2^-2×｛（１−p_-2）×Ａ＋p_-2×Ｂ｝ …（７）式 2^-2×｛（１−pp_-2）×Ａ＋pp_-2×Ｂ｝ …（８）式 の各式にて表現することができ、各セレクタの出力値
（d₁,d₀,d_-1）（e₀,e_-1,e_-2）（f₀,f_-1,f_-2）の添字が
重付け係数に対応している。

そして、このような重み付けがなされた各出力値を加
算する上記加算器（204）は、第２図に示すように２つ
の１ビツトの半加算器（212,213）及び４つの全加算器
（214,215,216,217）にて構成され、その入出力関係は
図示のように接続されて５ビツトの演算出力Ｍ（m₂,m₁,
m₀,m_-1,m_-2）が求められる。

上述のような構成のデジタル演算処理装置における演
算出力Ｍは、上述の説明から明らかなように上記（６）
式、（７）式、（８）式の和となる。

すなわち、 Ｍ＝（６）式＋（７）式＋（８）式 ＝｛（2^-1＋2^-2＋2^-2）−（2^-1p_-1＋2^-2p_-2＋2^-2pp_-2）｝ ×Ａ＋（2^-1p_-1＋2^-2p_-2＋2^-2pp_-2）×Ｂ となり、この式における2^-1p_-1＋2^-2p_-2＋2^-2pp_-2＝Ｌ
とおくと、 Ｍ＝（１−Ｌ）×Ａ＋Ｌ×Ｂ …（９）式 となる。

ここで、Ｌの値は制御信号Ｐ（pp_-2,p_-1,p_-2）の値
（2^-2pp_-2＋2^-1p_-1＋2^-2p_-2）に等しく、この値は先に
説明したようにＫの値（2⁰k₀＋2^-1k_-1＋2^-2k_-2）を保存
するものであるからＬ＝Ｋとなる。

すなわち、k₀＝１の場合には、Ｋの入力条件（０Ｋ
１）より、k_-1＝0,k_-2＝０となり、第１図に示す変換
器（205）の構成からpp_-2＝1,p_-1＝1,p_-2＝１となるか
ら、 Ｌ＝2^-1p_-1＋2^-2p_-2＋2^-2pp_-2＝１＝Ｋ …（10）式 となる。

また、k₀＝０の場合すなわち、０Ｋ＜１の場合に
は、上記変換器（205）の構成から、制御信号Ｐ（pp_-2,
p_-1,p_-2）におけるpp_-2＝0,p_-1＝k_-1,p_-2＝k_-2となるか
ら、 Ｌ＝2^-1p_-1＋2^-2p_-2＋０ ＝2^-1k_-1＋2^-2k_-2＝Ｋ …（11）式 となる。

よって、Ｋの入力条件の下に、常にＬ＝Ｋとなるか
ら、上記（９）式におけるＬをＫに置き換えることがで
き、第１図に示す構成のデジタル演算処理装置によれ
ば、 Ｍ＝（１−Ｌ）×Ａ＋Ｌ×Ｂ＝（１−Ｋ）×Ａ＋Ｋ×
Ｂ なる演算処理を実行した場合の演算処理Ｍを得ることが
できる。

このように、本実施例に係るデジタル演算処理装置に
よれば、前記（１）式のような演算処理を、上記各セレ
クタ（201〜203）をＡに対する演算処理とＢに対する演
算処理とに共用することにより、従来例のような各々独
立した乗算器を２個設ける必要がなくなる。

よって、本実施例によれば、この種デジタル演算処理
装置の回路規模及び構成素子数を大幅に削減し簡略化す
ることができる。

また、このように構成を簡略化することが可能となる
ために、必然的に演算処理時間を大幅に短縮することが
できる。すなわち、先に第４図に示した従来例では、各
乗算器による乗算出力を後段の加算器にて加算演算する
ことが必要であったが、本実施例によれば、そのような
後段の加算器に相当するものが不要となるために、この
加算器にて要する時間が不要となり、これによって演算
処理に要する時間を大幅に短縮化することができる。

そして、このような効果は、小型軽量化、かつ、デジ
タルデータの高速処理が必要とされるビデオ信号処理に
用いられるデジタル回路に適用されて特に効果がある。

なお、上述の実施例では被乗数Ａに対する乗数Ｊを１
−Ｋの値として設定した場合について説明したが、この
乗数Ｊをｎ−Ｋと設定することもでき、その場合には上
記制御信号Ｐ（pp_-2,p_-1,p_-2）の値をｎとすればよい。

また、上記各セレクタ（201〜203）としては、例えば
上記制御信号Ｐの各ビツトデータ（pp_-2,p_-1,p_-2）にて
各々ゲート制御されるAND回路にて構成してもよい。

（他の実施例） 次に本発明の第２の実施例を第３図を用いて説明す
る。第３図は本実施例に係るデジタル演算処理装置を示
すブロック図であり、同図において、301は第１の被乗
数Ａ（a₂,a₁,a₀）、302は第２の被乗数Ｂ（b₂,b₁,
b₀）、303は第３の被乗数Ｘ（x₂,x₁,x₀）、304は第４の
被乗数Ｙ（y₂,y₁,y₀）を各々入力する端子、305は第１
の乗数Ｋ（k₀,k_-1,k_-2）、306は第２の乗数Ｌ（l₀,l_-1,
l_-2）を各々入力する端子、307,308,309はそれぞれ上記
４つの被乗数の中の１つを選択して出力するセレクタ、
310,311は該セレクタ（307〜309）を制御する２ビツト
を制御信号を上記２つの乗数K,Lから発生するための変
換器、312は該セレクタ（307〜309）の出力を加算する
加算器、313は演算結果を出力する端子である。

なお、上記各変換器（311,310）の構成及び動作は、
先の実施例における変換器（205）と同様であり、これ
ら変換器（310,311）の各出力の組み合わせ（q_i,p_i）に
よって上記各セレクタ（307〜309）のスイツチング制御
を行う。

以下、動作説明を行う。

端子、301,302,303,304から入力された４つの被乗数
A,B,X,Yの各ビツトデータはそれぞれセレクタ307,308,3
09の各端子に分配供給される。各セレクタは上述のよう
な２ビツトの制御信号（q_i,p_i）によってスイツチング
制御され、４つの被乗数の中の１つを選択してそれを出
力する。各セレクタの出力には、その制御信号q_ip_iに対
応して、2ⁱという重付け係数が掛けられる。

例えば、セレクタ307の出力は（12）式のように表わ
される。

2^-1（_-1・_-1・Ａ＋_-1・p^-1・Ｂ＋q_-1・_-1・ Ｘ＋q_-1・p_-1・Ｙ） …（12）式 同様にセレクタ308,309の出力は（13），（14）式の
ようになる。

2^-2（_-2・_-2・Ａ＋_-2・p^-2・Ｂ＋q_-2・_-2・ Ｘ＋q_-2・p_-2・Ｙ） …（13）式 2^-2（▲▼_-2・▲▼_-2・Ａ＋▲▼_-2・pp_-2・Ｂ＋qq_-2・ ▲▼_-2・Ｘ＋qq_-2・pp_-2・Ｙ） …（14）式 上記セレクタの出力は加算器312によって合算され
て、端子313へＭ＝m₂m₁m₀・m_-1m_-2として出力される。
該加算器312の機能は第１の実施例における加算器204と
まったく同じである。

一方、セレクタ（307〜309）の制御信号（q_i,p_i）で
あるが、先に述べたように、本実施例において、制御信
号を乗数から発生する方法はまったく同じで、ブロツク
310,311は第１実施例における変換器（205）と同一であ
る。しかし、本実施例では、２つの乗数K,Lを入力とし
て持ち、それぞれからセレクタ制御信号を作っている。
よって、セレクタ１つあたりの制御信号の数は２ビツト
になるためセレクタの入力数が2²＝４へ増せたのであ
る。このことは、乗数の入力数が３つになるとセレクタ
の入力数が８（2³）になり、被乗数の入力数が最大８つ
まで可能になることを意味している。

各セレクタの出力は数値的な重みが異なるため制御信
号の２ビツトのペアは必ず同じ重みのものすなわち、下
添字の等しいものすなわち、q_iとp_iとの組み合わせにし
なければならない（q_-1p_-2がペアになることは許されな
い。）。

本実施例においては、このような２ビツトの制御信号
を用いるため、出力される演算結果を乗数K,Lを用いて
表わすと、以下に示すように、 Ｌ＝０の場合には、 Ｍ＝（１−Ｋ）・Ａ＋Ｋ・Ｂ …（15）式 Ｌ＝１の場合には、 Ｍ＝（１−Ｋ）・Ｘ＋Ｋ・Ｙ …（16）式 Ｋ＝０の場合には、 Ｍ＝（１−Ｌ）・Ａ＋Ｌ・Ｘ …（17）式 Ｋ＝１の場合には、 Ｍ＝（１−Ｌ）・Ｂ＋Ｌ・Ｙ …（18）式 Ｌ＝Ｋの場合には、 Ｍ＝（１−Ｋ）・Ａ＋Ｋ・Ｙ …（19）式 となる。

このように、本実施例によれば、簡単な構成により、
４つの被乗数A,B,X,Yと２つの乗数K,Lとの上記（15）〜
（19）に示すような様々な演算処理を実行することがで
きる。

また、この実施例は乗数が２つの場合について説明し
たが、乗数の数をさらに増やしてｎ個にした場合には2ⁿ
個の被乗数を扱うことができ、さらにセレクタの接続関
係を適宜設定することによって任意の組み合せの演算処
理を実行することができる。

さらに、本発明はアナログ演算処理装置に適用しても
よい。

（発明の効果） 上述の説明から明らかなように、１つ以上の乗数（例
えばK,0≦Ｋ≦１）と被乗数（例えばA,B）を用いて（例
えば（１−Ｋ）×Ａ＋Ｋ×Ｂなる）演算処理を実行する
演算処理回路の構成を、従来は２個の乗算器と１個の加
算器で構成されていたが、本発明によれば１個の乗算器
と同等もしくはそれ以下の回路規模及び構成素子数で実
現することができ、これによってこの種の装置のコスト
ダウンを図ることができるとともに信頼性の向上を図る
ことができる。

また、本発明によれば、そのような構成にすることに
よって上述のような演算処理に要する時間を大幅に短縮
することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク図、 第２図は第１図で使われている加算器の内部構成を表わ
すブロツク図、 第３図は本発明の第２の実施例を示すブロツク図、 第４図は従来例を示すブロツク図、 第５図は第４図に使われている加算器の内部構成を表わ
すブロツク図である。 201,202,203,307,308,309……セレクタ 204,313……加算器 205,310,311……変換器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１つ以上の乗数と、複数の被乗数とを入力
   として持ち、一の乗数と一の被乗数との乗算結果及び上
   記一の乗数の補数と他の被乗数との乗算結果を加算した
   値を出力する演算処理装置であって、 上記一の乗数に基づいて生成される複数の制御信号の夫
   々によって、上記一の被乗数或いは他の被乗数を選択的
   に出力する選択手段と、 上記選択手段の出力結果に対して所定の重み付けを行い
   加算する加算手段とからなることを特徴とする演算処理
   装置。
2. 【請求項２】１つ以上の乗数と、複数の被乗数とを入力
   として持ち、一の乗数と一の被乗数との乗算結果及び上
   記一の乗数の補数と他の被乗数との乗算結果を加算した
   値を出力する演算処理方法であって、 上記一の乗数に基づいて生成される複数の制御信号の夫
   々によって、上記一の被乗数或いは他の被乗数を選択的
   に出力し、該出力結果に対して所定の重み付けを行い加
   算することを特徴とする演算処理方法。