JPH08148990A - 多値論理積の演算装置 - Google Patents
多値論理積の演算装置Info
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Abstract
(57)【要約】
【目的】２進数どうしの論理積の演算を包含しながら、
多値論理どうしの論理積の演算が可能な論理積の演算の
法則を定義し、これらの論理積の演算器を提案する。 【構成】３個の多値論理の入力を受け付ける論理積の演
算器は、それぞれ二つの入力を受け付ける二つの多値論
理積の演算器で構成される。このような多値論理積の演
算器は既存の２進論理積の演算器の演算機能および２進
−多値論理積の演算器の演算機能を包含する。
多値論理どうしの論理積の演算が可能な論理積の演算の
法則を定義し、これらの論理積の演算器を提案する。 【構成】３個の多値論理の入力を受け付ける論理積の演
算器は、それぞれ二つの入力を受け付ける二つの多値論
理積の演算器で構成される。このような多値論理積の演
算器は既存の２進論理積の演算器の演算機能および２進
−多値論理積の演算器の演算機能を包含する。
Description
【０００１】
【産業上の利用分野】本発明は、多値論理信号の入力を
受け付け、入力された信号の論理積（ＡＮＤ）を出力す
る多値論理積演算装置（ＭＵＬＴＩ−ＮＡＲＹ ＡＮＤ
ＬＯＧＩＣＤＥＶＩＣＥ）に関する。
受け付け、入力された信号の論理積（ＡＮＤ）を出力す
る多値論理積演算装置（ＭＵＬＴＩ−ＮＡＲＹ ＡＮＤ
ＬＯＧＩＣＤＥＶＩＣＥ）に関する。
【０００２】
【従来の技術】現在の大部分の電子装備はディジタルに
よって信号を処理するディジタル信号処理を基本として
いる。ここでディジタル信号処理というのは、ディジタ
ルデータ（アナログ信号をＡ／Ｄ（Ａｎａｌｏｇ ｔｏ
Ｄｉｇｉｔａｌ）変換機で処理すれば得られる）を、
目的に合うように処理して、所望の結果を得る信号処理
の方法である。
よって信号を処理するディジタル信号処理を基本として
いる。ここでディジタル信号処理というのは、ディジタ
ルデータ（アナログ信号をＡ／Ｄ（Ａｎａｌｏｇ ｔｏ
Ｄｉｇｉｔａｌ）変換機で処理すれば得られる）を、
目的に合うように処理して、所望の結果を得る信号処理
の方法である。
【０００３】一般に、ディジタル信号は２進数で表示さ
れ、ディジタル信号処理装置には、このような２進数ど
うしの論理演算を実行する演算装置がたくさん使用され
ている。このような論理演算装置内の、既存の論理積演
算装置は、入力として２進数のデータのみを受け付け
る。
れ、ディジタル信号処理装置には、このような２進数ど
うしの論理演算を実行する演算装置がたくさん使用され
ている。このような論理演算装置内の、既存の論理積演
算装置は、入力として２進数のデータのみを受け付け
る。
【０００４】図１に、既存の２進論理積の演算の真理表
を図示する。なお、このような２進論理積の演算記号は
普通、掛け算記号・によって表示しているが、本明細書
においては算術の掛け算記号（・）と区別するために・
を○で囲んだ記号を用いて表し、この演算を行う演算装
置は、図２のように図示する。
を図示する。なお、このような２進論理積の演算記号は
普通、掛け算記号・によって表示しているが、本明細書
においては算術の掛け算記号（・）と区別するために・
を○で囲んだ記号を用いて表し、この演算を行う演算装
置は、図２のように図示する。
【０００５】図１の２進論理積に対する真理表は、図２
の２進論理積の演算器の入出力を示している。即ち、図
２の二つの入力が論理“０”および論理“０”の場合、
出力は論理“０”になり、入力が論理“０”および論理
“１”の場合、出力は論理“０”になり、入力が論理
“１”および論理“１”の場合、出力は論理“１”にな
る。ここで、論理“０”または論理“１”は、それぞ
れ、論理値“０”または“１”を示しており、実際に
は、１Ｖｏｌｔ，０Ｖｏｌｔ等の電気的な信号にマッピ
ングされて実現される。
の２進論理積の演算器の入出力を示している。即ち、図
２の二つの入力が論理“０”および論理“０”の場合、
出力は論理“０”になり、入力が論理“０”および論理
“１”の場合、出力は論理“０”になり、入力が論理
“１”および論理“１”の場合、出力は論理“１”にな
る。ここで、論理“０”または論理“１”は、それぞ
れ、論理値“０”または“１”を示しており、実際に
は、１Ｖｏｌｔ，０Ｖｏｌｔ等の電気的な信号にマッピ
ングされて実現される。
【０００６】このような２進論理積の演算器は、２進数
の列として表示される大部分のディジタル回路にたくさ
ん使用されている。しかし、論理積の演算の入力が２進
論理値ではない場合がある。
の列として表示される大部分のディジタル回路にたくさ
ん使用されている。しかし、論理積の演算の入力が２進
論理値ではない場合がある。
【０００７】実際、上述の２進論理値に対する２進論理
演算器の出力は２進論理値をとるが、これらの算術和
（算術的な足し算）または算術自乗（算術的な掛け算）
等の算術演算が実行されると、結果は多値論理値になる
ことがある。従来の方法によれば、このような多値論理
値を処理するためには、多数の２進論理演算器を使用し
なければならない。
演算器の出力は２進論理値をとるが、これらの算術和
（算術的な足し算）または算術自乗（算術的な掛け算）
等の算術演算が実行されると、結果は多値論理値になる
ことがある。従来の方法によれば、このような多値論理
値を処理するためには、多数の２進論理演算器を使用し
なければならない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、２進
数どうしの論理積の演算を包含しながら多値論理どうし
の論理積の演算が可能な論理積の演算法則を定義し、こ
れらの論理積の演算器を提供することである。
数どうしの論理積の演算を包含しながら多値論理どうし
の論理積の演算が可能な論理積の演算法則を定義し、こ
れらの論理積の演算器を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、それぞれ所定のビットをもつｋ個（こ
こで、ｋは任意の正の整数）の２進数の入力と、他の一
つの２進数の入力の多値論理積の演算を遂行する装置に
おいて、前記２進数の入力の各ビット別に順次に受け入
れて足し算することによって前記２進数の入力に該当す
る多値論理値を求める算術加算器と、前記算術加算器の
出力と２進の入力を受け入れる２進−多値論理積の演算
器を包含することを特徴とする多値論理積の演算装置が
提供される。
め、本発明では、それぞれ所定のビットをもつｋ個（こ
こで、ｋは任意の正の整数）の２進数の入力と、他の一
つの２進数の入力の多値論理積の演算を遂行する装置に
おいて、前記２進数の入力の各ビット別に順次に受け入
れて足し算することによって前記２進数の入力に該当す
る多値論理値を求める算術加算器と、前記算術加算器の
出力と２進の入力を受け入れる２進−多値論理積の演算
器を包含することを特徴とする多値論理積の演算装置が
提供される。
【００１０】
【作用】本発明の多値論理積演算器は、多値論理値の入
力を受け付け、演算によりその論理積を求めて多値論理
値として出力する装置である。したがって、本発明の多
値論理積演算器を用いれば、多値論理値の演算を行う回
路等の構成を単純にすることができる。
力を受け付け、演算によりその論理積を求めて多値論理
値として出力する装置である。したがって、本発明の多
値論理積演算器を用いれば、多値論理値の演算を行う回
路等の構成を単純にすることができる。
【００１１】
【実施例】図３に、二つの多値論理の入力（Ｘ，Ｙ）と
一つの多値論理の出力（Ｚ）をもつ多値論理演算の真理
表を図示する。図３の真理表における、入力論理Ｘは論
理値０から論理値Ａ（ここで、Ａは正の整数）までの値
をとることができ、入力論理Ｙは論理値０から論理値Ｂ
（ここで、Ｂは正の整数）までの値をとることができ
る。なお、ここでは、×を○で囲んだ記号で多値論理積
を表す。
一つの多値論理の出力（Ｚ）をもつ多値論理演算の真理
表を図示する。図３の真理表における、入力論理Ｘは論
理値０から論理値Ａ（ここで、Ａは正の整数）までの値
をとることができ、入力論理Ｙは論理値０から論理値Ｂ
（ここで、Ｂは正の整数）までの値をとることができ
る。なお、ここでは、×を○で囲んだ記号で多値論理積
を表す。
【００１２】図３に図示するように、入力Ｘの論理値が
ｊであり、入力Ｙの論理値がｉである場合、多値論理積
の演算の出力Ｚはｉｊになる。このように、多値論理積
の演算の出力（Ｚ）は０からＡＢまでの範囲の値をとる
ことができる。
ｊであり、入力Ｙの論理値がｉである場合、多値論理積
の演算の出力Ｚはｉｊになる。このように、多値論理積
の演算の出力（Ｚ）は０からＡＢまでの範囲の値をとる
ことができる。
【００１３】例えば、図３の真理表における、Ａの値が
９であり、Ｂの値が１９である場合、一方の入力（Ｘ）
の値が５であり、他方の入力（Ｙ）の値が１２であれ
ば、ｊ＝５，ｉ＝１２であるので、出力（Ｚ）はｉｊ＝
１２＊５＝６０の論理値をもつようになる。このとき、
得られた値６０は出力（Ｚ）がもつことができる論理値
である０からＡＢ＝９＊１９＝１７１の間の値になけれ
ばならない。ただし、ここで「＊」は算術の乗算を表
す。
９であり、Ｂの値が１９である場合、一方の入力（Ｘ）
の値が５であり、他方の入力（Ｙ）の値が１２であれ
ば、ｊ＝５，ｉ＝１２であるので、出力（Ｚ）はｉｊ＝
１２＊５＝６０の論理値をもつようになる。このとき、
得られた値６０は出力（Ｚ）がもつことができる論理値
である０からＡＢ＝９＊１９＝１７１の間の値になけれ
ばならない。ただし、ここで「＊」は算術の乗算を表
す。
【００１４】上述の図３の真理表による多値論理積の演
算装置の構成を図４に図示する。このような二つの入力
をもっている多数個の多値論理積の演算器を利用して多
数個の入力をもつ多値論理積の演算器を構成することが
可能である。
算装置の構成を図４に図示する。このような二つの入力
をもっている多数個の多値論理積の演算器を利用して多
数個の入力をもつ多値論理積の演算器を構成することが
可能である。
【００１５】多数個の入力を受け付ける多値論理積演算
装置の構成を、図５に図示する。例えば、三つの多値論
理の入力を受け付ける論理積演算器５２は、それぞれ二
つの入力を受け付ける二つの論理積演算器５１により構
成される。
装置の構成を、図５に図示する。例えば、三つの多値論
理の入力を受け付ける論理積演算器５２は、それぞれ二
つの入力を受け付ける二つの論理積演算器５１により構
成される。
【００１６】このような多値論理積の演算装置は既存の
２進論理積の演算器の演算機能を包含している。すなわ
ち、上述の多値の入力Ｘ，Ｙを２進の入力であると仮定
すると、ＡおよびＢの値は１になるので、図３の多値論
理積の真理表にＡ＝Ｂ＝１を代入すると、図１の２進論
理積の演算器の真理表と同じ結果が得られる。
２進論理積の演算器の演算機能を包含している。すなわ
ち、上述の多値の入力Ｘ，Ｙを２進の入力であると仮定
すると、ＡおよびＢの値は１になるので、図３の多値論
理積の真理表にＡ＝Ｂ＝１を代入すると、図１の２進論
理積の演算器の真理表と同じ結果が得られる。
【００１７】このような多値論理積の演算器として、ま
ず、多値論理積の演算器の二つの入力のうち一方の入力
は２進論理値であり、他方の入力は多値論理値をとる２
進−多値論理積の演算器の場合を例にとって説明する。
ず、多値論理積の演算器の二つの入力のうち一方の入力
は２進論理値であり、他方の入力は多値論理値をとる２
進−多値論理積の演算器の場合を例にとって説明する。
【００１８】既存の２進論理積の演算器を使用する図６
のような論理回路を考える。ここで、Ｓｉ（ｉ＝１，
２，…，ｋ：ｋは任意の正の整数）およびＰを２進入力
信号であるとするとき、この論理回路の出力Ｓは次の式
によって表示することができる。
のような論理回路を考える。ここで、Ｓｉ（ｉ＝１，
２，…，ｋ：ｋは任意の正の整数）およびＰを２進入力
信号であるとするとき、この論理回路の出力Ｓは次の式
によって表示することができる。
【００１９】
【数１】
【００２０】図６に示すように、上記の式を計算するた
めには、ｋ個の２進入力を算術足し算することができる
１個の算術加算器６１と、ｋ個の２進論理積の演算器６
２とが必要である。
めには、ｋ個の２進入力を算術足し算することができる
１個の算術加算器６１と、ｋ個の２進論理積の演算器６
２とが必要である。
【００２１】式（１）の計算を、２進−多値論理積の演
算器を使用して行う場合、演算回路は、図７に図示する
ように、一つの２進−多値論理積演算器７１と一つの算
術加算器７２とのみによって構成される。図７の２進−
多値論理積の演算装置の出力は次の式によって表わすこ
とができる。ここで、×を□で囲んだ記号は、２進−多
値論理積の演算を表す。
算器を使用して行う場合、演算回路は、図７に図示する
ように、一つの２進−多値論理積演算器７１と一つの算
術加算器７２とのみによって構成される。図７の２進−
多値論理積の演算装置の出力は次の式によって表わすこ
とができる。ここで、×を□で囲んだ記号は、２進−多
値論理積の演算を表す。
【００２２】
【数２】
【００２３】上記の二つの式から、ＳとＳ′とが同一の
値をとるなら、式（１）のディジタル演算を、図６の既
存の方法に代えて、図７の演算器によって実現すること
ができることになる。すなわち、２進論理積の演算器の
組み合わせを、２進−多値論理積の演算器に変換するこ
とが可能になる。
値をとるなら、式（１）のディジタル演算を、図６の既
存の方法に代えて、図７の演算器によって実現すること
ができることになる。すなわち、２進論理積の演算器の
組み合わせを、２進−多値論理積の演算器に変換するこ
とが可能になる。
【００２４】算術の足し算と２進論理積とは線形の演算
子であるから、これらの演算子の交換および配分の法則
が成立する。したがって、式（１）のＳと式（２）の
Ｓ′とが同一の値をとることは証明可能である。上記の
二つの式が同一であることを示すために、ｋ＝３であ
り、Ｓ１＝１００１１０１０１，Ｓ２＝０１１００１０
１０，Ｓ３＝１１０１０１１００，Ｐ＝０１０１１００
１０である場合のＳとＳ′とを比較してみる。
子であるから、これらの演算子の交換および配分の法則
が成立する。したがって、式（１）のＳと式（２）の
Ｓ′とが同一の値をとることは証明可能である。上記の
二つの式が同一であることを示すために、ｋ＝３であ
り、Ｓ１＝１００１１０１０１，Ｓ２＝０１１００１０
１０，Ｓ３＝１１０１０１１００，Ｐ＝０１０１１００
１０である場合のＳとＳ′とを比較してみる。
【００２５】まず、式（１）による計算値Ｓはつぎのよ
うになる。
うになる。
【００２６】
【数３】
【００２７】また、式（２）の計算値Ｓ′はつぎのよう
になる。
になる。
【００２８】
【数４】
【００２９】したがって、上記の二つの式（３）と
（４）とから、二つの計算の結果が同一であることがわ
かる。
（４）とから、二つの計算の結果が同一であることがわ
かる。
【００３０】このように、既存の２進論理積の演算に代
えて、２進−多値論理積の演算を用いることには、図６
と図７との比較からわかるように、多くの２進論理積の
演算器を節約することができるという長所がある。な
お、上記の例においては、既存の２進論理積の演算器お
よび算術加算器によって構成された論理回路を例として
挙げたが、本発明は、２進論理積と算術乗算器とによっ
て構成される論理回路にも同様に適用可能である。
えて、２進−多値論理積の演算を用いることには、図６
と図７との比較からわかるように、多くの２進論理積の
演算器を節約することができるという長所がある。な
お、上記の例においては、既存の２進論理積の演算器お
よび算術加算器によって構成された論理回路を例として
挙げたが、本発明は、２進論理積と算術乗算器とによっ
て構成される論理回路にも同様に適用可能である。
【００３１】このような２進−多値論理積の演算器は既
存の２進論理積の演算器の二つの入力のうち一方の入力
が多値の入力であると考えると、既存の２進論理積の演
算器の拡張であるとみることができる。
存の２進論理積の演算器の二つの入力のうち一方の入力
が多値の入力であると考えると、既存の２進論理積の演
算器の拡張であるとみることができる。
【００３２】上述の内容は、既に韓国の特許出願番号第
９３−２５９１１号に記載されており、既存の２進論理
積の演算器を使用して実現されていたディジタル回路の
構成を、２進−多値論理積の演算器を使用して実現する
ことによって、多くの２進論理積の演算器を節約するこ
とができる。
９３−２５９１１号に記載されており、既存の２進論理
積の演算器を使用して実現されていたディジタル回路の
構成を、２進−多値論理積の演算器を使用して実現する
ことによって、多くの２進論理積の演算器を節約するこ
とができる。
【００３３】ところが、この２進−多値論理積の演算器
は、二つの入力のうち一方は２進入力であり、他方は多
値の入力である。したがって、２進−多値論理積の演算
器には、二つの入力のうち一方は２進入力であるという
制限があるので、これを活用することには若干の制限を
伴うことがある。
は、二つの入力のうち一方は２進入力であり、他方は多
値の入力である。したがって、２進−多値論理積の演算
器には、二つの入力のうち一方は２進入力であるという
制限があるので、これを活用することには若干の制限を
伴うことがある。
【００３４】そこで、本発明においては、このような制
限をなくすために、２進入力を多値の入力に拡張し、さ
らに有用かつ包括的な方法を提案する。２進−多値論理
積の演算器の２進入力を多値の入力としてさらに拡張す
ると、図３に示されるような多値論理積の演算器（図４
に図示）を構成することができる。
限をなくすために、２進入力を多値の入力に拡張し、さ
らに有用かつ包括的な方法を提案する。２進−多値論理
積の演算器の２進入力を多値の入力としてさらに拡張す
ると、図３に示されるような多値論理積の演算器（図４
に図示）を構成することができる。
【００３５】ここで、２進−多値論理積の演算器で構成
される論理回路を基本の構成とする多値−多値論理積の
演算器（ここでは、二つの入力が多値論理である場合を
多値論理積の演算器として説明する）の使用例を挙げて
説明する。
される論理回路を基本の構成とする多値−多値論理積の
演算器（ここでは、二つの入力が多値論理である場合を
多値論理積の演算器として説明する）の使用例を挙げて
説明する。
【００３６】上述の図６と同様の構成をもつ、図８に図
示した２進−多値論理積の演算器を使用した論理回路を
例として用いる。ここで、Ｒｉ（ｉ＝１，２，…，ｋ：
ｋは任意の正の整数）は２進の入力信号であり、Ｖは多
値の入力信号であるとするとき、この論理回路の出力Ｒ
は次の式によって表示することができる。
示した２進−多値論理積の演算器を使用した論理回路を
例として用いる。ここで、Ｒｉ（ｉ＝１，２，…，ｋ：
ｋは任意の正の整数）は２進の入力信号であり、Ｖは多
値の入力信号であるとするとき、この論理回路の出力Ｒ
は次の式によって表示することができる。
【００３７】
【数５】
【００３８】ここでは、２進−多値論理積の演算器を基
本の構成としてもっているので、図３の多値論理積の演
算真理表から２進−多値論理積の演算器の真理表を図９
の真理表のように誘導することができ、特にこの回路の
構成は、図９の２進−多値論理積の演算装置からわかる
ように、図４の多値論理積の演算装置よりさらに簡単に
構成することが可能である。
本の構成としてもっているので、図３の多値論理積の演
算真理表から２進−多値論理積の演算器の真理表を図９
の真理表のように誘導することができ、特にこの回路の
構成は、図９の２進−多値論理積の演算装置からわかる
ように、図４の多値論理積の演算装置よりさらに簡単に
構成することが可能である。
【００３９】上記式（５）の計算のためには、算術加算
器が１個、２進−多値論理積の演算器がｋ個必要であ
る。しかし、式（５）の計算において多値論理積の演算
器を使用すると、図１０に図示したように、一つの多値
論理積の演算器と一つの算術加算器のみで構成される。
なお、図１０に図示した回路の出力は、つぎの式によっ
て表すことができる。ここでは、×を○で囲んだ記号
を、多値−多値論理積（多値論理積）の演算記号として
用いる。
器が１個、２進−多値論理積の演算器がｋ個必要であ
る。しかし、式（５）の計算において多値論理積の演算
器を使用すると、図１０に図示したように、一つの多値
論理積の演算器と一つの算術加算器のみで構成される。
なお、図１０に図示した回路の出力は、つぎの式によっ
て表すことができる。ここでは、×を○で囲んだ記号
を、多値−多値論理積（多値論理積）の演算記号として
用いる。
【００４０】
【数６】
【００４１】したがって、上記の二つの式におけるＲと
Ｒ′とが同じ値をとるならば、２進−多値論理積の演算
器の組み合わせを多値論理積の演算器に変換することが
可能になる。
Ｒ′とが同じ値をとるならば、２進−多値論理積の演算
器の組み合わせを多値論理積の演算器に変換することが
可能になる。
【００４２】やはり算術の足し算の演算と論理積の演算
とが線形の演算子であるので、これらの演算子の交換お
よび配分の法則が成立する。したがって、ＲとＲ′とが
同一の値をとることは証明可能である。
とが線形の演算子であるので、これらの演算子の交換お
よび配分の法則が成立する。したがって、ＲとＲ′とが
同一の値をとることは証明可能である。
【００４３】上記の二つの式が同一であることを示すた
めに、ｋ＝３であり、Ｒ１＝１００１１０１０１，Ｒ２
＝０１１００１０１０，Ｒ３＝１１０１０１１００，Ｖ
＝０３２５２１４３３，Ｖの最大の論理値が５である場
合のＲとＲ′とを比較してみる。
めに、ｋ＝３であり、Ｒ１＝１００１１０１０１，Ｒ２
＝０１１００１０１０，Ｒ３＝１１０１０１１００，Ｖ
＝０３２５２１４３３，Ｖの最大の論理値が５である場
合のＲとＲ′とを比較してみる。
【００４４】まず、式（５）による計算値Ｒは、図９の
真理表によってつぎのように計算される。
真理表によってつぎのように計算される。
【００４５】
【数７】
【００４６】また、式（６）の計算値Ｒ′は、図３の多
値論理積の真理表を使用してＢ＝３，Ａ＝５として計算
するとつぎのようになる。
値論理積の真理表を使用してＢ＝３，Ａ＝５として計算
するとつぎのようになる。
【００４７】
【数８】
【００４８】上記の二つの式（７）と（８）とから、二
つの計算の結果は同一の値をとることがわかる。
つの計算の結果は同一の値をとることがわかる。
【００４９】
【発明の効果】本発明は、既存の２進論理積の演算器と
算術演算器とが複合的に構成された論理回路に適用する
場合に、多くの回路上の長所をもつことができる。すな
わち、回路の構成が簡単なばかりでなく、経済的な回路
の設計が可能である。
算術演算器とが複合的に構成された論理回路に適用する
場合に、多くの回路上の長所をもつことができる。すな
わち、回路の構成が簡単なばかりでなく、経済的な回路
の設計が可能である。
【図１】 ２進論理積の演算真理表を示す説明図であ
る。
る。
【図２】 ２進論理積の演算器を示す模式図である。
【図３】 本発明による多値論理積の演算真理表を示す
説明図である。
説明図である。
【図４】 本発明の第１実施例を示す説明図である。
【図５】 本発明の第２実施例を示す説明図である。
【図６】 本発明の第３実施例を示す説明図である。
【図７】 本発明の第４実施例を示す説明図である。
【図８】 本発明の第５実施例を示す説明図である。
【図９】 ２進−多値論理積の演算装置およびその真理
表を示す説明図である。
表を示す説明図である。
【図１０】 本発明の第６実施例を示す説明図である。
５１…二つの入力を受け付ける多値論理積演算器、５２
…三つの多値論理の入力を受け付ける論理積演算器、６
１…算術加算器、６２…２進論理積演算器、７１…２進
−多値論理積演算器、７２…算術加算器。
…三つの多値論理の入力を受け付ける論理積演算器、６
１…算術加算器、６２…２進論理積演算器、７１…２進
−多値論理積演算器、７２…算術加算器。
Claims (1)
- 【請求項１】それぞれ所定のビットをもつｋ個（ここ
で、ｋは任意の正の整数）の２進数の入力と、他の一つ
の２進数の入力の多値論理積の演算を遂行する装置にお
いて、 前記２進数の入力の各ビット別に順次に受け入れて足し
算することによって前記２進数の入力に該当する多値論
理値を求める算術加算器と、 前記算術加算器の出力と２進の入力を受け入れる２進−
多値論理積の演算器を包含することを特徴とする多値論
理積の演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-29917 | 1994-11-15 | ||
| KR1019940029917A KR0146655B1 (ko) | 1994-11-15 | 1994-11-15 | 다치 논리곱 연산장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148990A true JPH08148990A (ja) | 1996-06-07 |
Family
ID=19397932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310481A Pending JPH08148990A (ja) | 1994-11-15 | 1994-12-14 | 多値論理積の演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463572A (ja) |
| JP (1) | JPH08148990A (ja) |
| KR (1) | KR0146655B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301600B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for dynamic partitionable saturating adder/subtractor |
| US6301597B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for saturation in an N-NARY adder/subtractor |
| US6216147B1 (en) * | 1997-12-11 | 2001-04-10 | Intrinsity, Inc. | Method and apparatus for an N-nary magnitude comparator |
| US6334136B1 (en) * | 1997-12-11 | 2001-12-25 | Intrinsity, Inc. | Dynamic 3-level partial result merge adder |
| US8412666B1 (en) | 2010-12-27 | 2013-04-02 | Michael S. Khvilivitzky | Method for logical processing of continuous-valued logical signals |
| CN111431523A (zh) * | 2020-04-15 | 2020-07-17 | 联合华芯电子有限公司 | 多进制符号逻辑异或运算的实现电路、装置及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3628000A (en) * | 1968-04-18 | 1971-12-14 | Ibm | Data handling devices for radix {37 n{30 2{38 {0 operation |
| US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
-
1994
- 1994-11-15 KR KR1019940029917A patent/KR0146655B1/ko not_active IP Right Cessation
- 1994-12-13 US US08/357,246 patent/US5463572A/en not_active Expired - Lifetime
- 1994-12-14 JP JP6310481A patent/JPH08148990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018870A (ko) | 1996-06-17 |
| US5463572A (en) | 1995-10-31 |
| KR0146655B1 (ko) | 1998-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990615 |