JPH01321517A

JPH01321517A - 除算装置

Info

Publication number: JPH01321517A
Application number: JP63156124A
Authority: JP
Inventors: Fuyuki Okamoto; 冬樹岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-27
Anticipated expiration: 2013-04-08
Also published as: JP2737933B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、除算方式とその装置、更に詳しくは繰り返し
乗算による収束型除算を高速におこなう除算方式とその
装置に関するものである。

（従来の技術）除算を高速に処理する演算方式として繰り返し乗算によ
る収束型除算が広く採用されている。（例えば特開昭６
２−２２９４４０号公報に詳説されている。）この従来
の除算方式は、被除数をＮ、除数をＤ、商をＱとしたと
き、とおいてＤＸＰ　ＸＰ　Ｘ・・・を１に近づけるような
Ｐ。、Ｐｌ。

Ｐ２・・・を求めることにより、Ｑ＝ＮｘＰｏｘＰ１Ｘ・・・を求めるものである。

最初のＰ。は除数りより、近似逆数表を引いて、Ｄの逆
数の近似値として求める。Ｐｏの精度は近似逆数表の大
きさに依存するが、今仮に次式で示される才ｎ度であっ
たとする。

ＤｘＰ　＝Ｄ　＝１±８　　０くさく１ここで、Ｐ　＝２−Ｄｌとすると、Ｐ工＝２−（１±８）＝１千ε と表され、Ｄ１×Ｐ１＝Ｄ２＝（１±ε）（１壬ε）＝１−８２と
なる。次に、Ｐ２＝２−Ｄ２とすると、Ｐ２＝２−（１−８２）＝１＋８２Ｄ２×Ｐ２＝（１−８２）（１＋　ｅ２）＝　１−８４
となる。同様の操作を繰り返すことにより、ＤＸＰｏＸ
ＰｌＸ・　　ｘＰ→１とすることができる。

今仮に、８４が対象とする除算装置のデータ表現の有効
桁数以下の精度とすれば、となって、Ｑ＝ＮＸＰｏＸＰ、　ＸＰ２を商とすること
ができる。

このように収束型除算は、データ表現有効桁数より精度
の悪い除数の近似的な逆数をあらかじめ用意しておき、
乗算処理を繰り返すこりにより逆数の精度を上げて商を
得ようとするものである。

上記従来の除算方式では、乗算の反復処理は２種類おこ
なわねばならない。１つは分母（除数）側の乗算ＤＸＰ
ｏＸＰ１×・・・であり、１つは分子（被除数）側の乗
算ＮＸＰｏＸＰ１×・・・である。

従来の収束型除算装置においては、この２種類の反復処
理を１台の乗算器で交互に実行していた。すなわちデー
タの有効桁数をｍビットとすると、ｍビット×ｍビット
の乗算をおこなう１台の乗算器が、ＤｘＰ　ＮｘＰｏ１
ＤｘＰｏＸＰ１、Ｎ　Ｘ　ＰｏＸ　Ｐｌ・・・の順で、
反復処理を実行する。第３図は、このような従来型の除
算装置の基本構成図である。以下第３図を用いて従来型
の除算装置の動作を説明する。

まず除数りがＲＯＭ２３０に入力されて、Ｄの近似逆数
Ｐ。が引かれる。Ｐｏは第３のレジスタ２１２に書き込
まれ、次にｍピッ）Ｘｍビット乗算器２５０へ入力され
る。またＤがデータバスセレクタ２４０を経由してｍビ
ット×ｍビット乗算器２５０に入力されることで、ＤＸ
Ｐｏ＝Ｄ１が計算され、結果が第１のレジスタ２１０に
格納される。

次に被除数Ｎがデータバスセレクタ２４０を経由して、
ｍビット×ｍビット乗算器２５０へ入力される。

乗算器２５０へのもう１つの入力は第３のレジスタ２１
２の内容Ｐ。である。こうしてＮｘＰｏが計算され、結
果が第２のレジスタ２１１に格納される。

次に第１のレジスタ２１０の内容Ｄ１が読み出され、デ
ータバスセレクタ２４０を経由してｍビット×ｍビット
乗算器２５０へ入力される。また２の補数生成器２２０
が２−Ｄ１＝Ｐ１を計算し、Ｐｌは第３のレジスタ２１
２へ書き込まれ、またｍビット×ｍビット乗算器２５０
へ入力される。ｍピッ）Ｘｍビット乗算器２５０はＤ１
×Ｐ１を計算し結果を第１のレジスタ２１０へ書き込む
。

次に第２のレジスタ２１１の内容ＮＸＰｏと、第３のレ
ジスタ２１２の内容Ｐ１が乗ぜられ結果が第２のレジス
タ２１１へ書き込まれる。

以下所定の演算精度が得られるまで同様の処理を繰り返
す。その結果、第１のレジスタ２１０の内容は１に収束
し、第２のレジスタ２１１の内容は商Ｑに収束する。

（発明が解決しようとする課題）以上述べた従来の除算装置及び除算方式では所定の精度
を得るまでに必要な繰り返し回数に相当するだけの実行
時間を必要とし、高速な処理を望めないという欠点があ
った。例えば、最初の近似逆数の精度を４倍上げるには
、５回の乗算（ＤｘＰｏ、ＮＸＰｏ５ＤｘＰｏＸＰ１、
ＮＸＰｏＸＰ、、ＮｘＰｏＸＰ１×Ｐ２）のための時間
が必要となる。

（課題を解決するための手段）本発明の除算方式は、漸化的に求められる収束因子を、
除数と被除数とに、それぞれ繰り返し乗じていき、除数
側の繰り返し乗算の結果を１に収束させ、被除数側の繰
り返し乗算の結果を商に収束させて答えを得る収束型除
算において、除数側の収束のための繰り返し乗算と、被
除数側の収束のだめの繰り返し乗算とを２個の乗算器で
並列におこなうことを特徴とする。

また本発明の除算装置は記憶手段、第１〜第４のデータ
バスセレクタ、第１、第２の乗算器、２の補数生成器、
及び加算器から構成され、記憶手段は除数をアドレス入
力として除数の逆数の近似値を出力し、第１のデータバ
スセレクタは記憶手段の出力と２の補数生成器の出力と
を入力とし、第２のデータバスセレクタは除数と、第１
の乗算器の出力と第２の乗算器の出力とを入力とし、第
３のデータバスセレクタは記憶手段の出力と２の補数生
成器の出力とを入力とし、第４のデータバスセレクタは
被除数と第２の乗算器の出力とを入力とし、第１の乗算
器は第１のデータバスセレクタの出力を第１の入力とし
、第２のデータバスセレクタの出力を第２の入力として
乗算結果を第２のデータバスセレクタ、２の補数生成器
、及び加算器へ出力し、第２の乗算器は第３のデータバ
スセレクタの出力を第１の入力とし、第４のデータバス
セレクタの出力を第２の入力として、乗算結果を第２、
第４のデータバスセレクタ及び加算器へ出力し、加算器
は第１、第２の乗算器の出力の和を商として出力するこ
とを特徴とする。

（作用）本発明は、ｍ（ｍは除数、被除数、商等のデータの有効
桁数）ビット×ｍ１２ビットの２台の乗算器で、分母（
除数）側と分子（被除数）側の収束のための繰り返し乗
算を並列に実行することで、処理時間の短縮をはかって
いる。すなわち、ＮＸＰＱとＤＸＰＱとが、また次のＮ
　Ｘ　ｐ□　Ｘ　ＰｌとＤＸＰＱＸＰＩとが、（以下同
様）並列に計算される。なお、最終段の分子側の乗算は
、この２台の乗算器が１台のｍビット×ｍビット乗算器
と等価な働きをして処理される。

したがって分母側の乗算と分子側の乗算を交互におこな
っていた従来の方式に比べて高速の処理が実現できる。

（実施例）次に第１図及び第２図（ａＸｂＸｃ）を参照して本発明
の実施例について説明する。

第１図は本発明の実施例を示す基本構成図である。図に
おいて１０１〜１１１はデータバス、１２０はＲＯＭ、
１３０〜１３３はそれぞれ第１〜第４のデータバスセレ
クタ、１４０と１４１は、それぞれ第１．第２のｍビッ
ト×ｍ１２ビット乗算器、１５０は２の補数生成器、１
６０は加算器である。但しｍは、除数、被除数、商等デ
ータの有効桁数である。

本実施例でＲＯＭ１２０に記憶されている逆数近似表の
要素、つまり除数の逆数の第１次征似ｐ□は、便宜上精
度ｍ１４ビツトとする。この精度の大きさは本質的なこ
とではなく、低精度の第１次近似から開始しても、繰り
返し回数をふやすことで、所定の精度が得られる。さて
Ｐｏを得てから、精度を４倍に上げて、商Ｑ＝Ｎ／Ｄを
得るまでの過程は次のとおりである。

ステップ１：ｐｏを除数りから近似逆数表で引いてＮＸＰＱ＝ＮＩＤＸＰＱ＝Ｄｌを計算する。

ステップ２：２−Ｄｌ＝ＰＩＮＸＰ１＝Ｎ２Ｄ１ｘＰ１＝Ｄ２の計算。

ステップ３：２−Ｄ２＝Ｐ２Ｎ２　Ｘ　Ｐ２　＝　Ｑの計算。

上記各ステップについての本発明の動作を、第２図（ａ
ＸｂＸｃ）を用いて詳細に説明する。

ステップ１の実行：第２図（ａ）はステップ１に関係するブロックだけを第
１図から抽出して示したものである。

第１のデータバスセレクタ１３０がデータバス１０３を
、第２のデータバスセレクタ１３１がデータバス１０１
を、第３のデータバスセレクタ１３２がデータバス１０
３を、第４のデータバスセレクタ１３３がデータバス１
０２を選択するように制御する。

まず除数りがデータバス１０１へ、被除数Ｎがデータバ
ス１０２へと送出される。ＲＯＭ１２０に記憶されてい
る逆数近似表からＰｏが引かれＰｏは第１のデータバス
セレクタ１３０を経由して第１のｍビット×ｍ１２ビッ
ト乗算器１４０のｍ１２ビット側入力へ、また第３のデ
ータバスセレクタ１３２を経由して、第２のｍビット×
ｍ１２ビット乗算器１４１のｍ１２ビツト側入力へ供給
される。一方第２のデータバスセレクタ１３１を経由し
て第１のｍビット×ｍ１２ビット采算器１４０のｍビッ
ト側入力へＤが供給される。また第４のデータバスセレ
クタ１３３を経由して、Ｎが第２のｍビット×ｍ１２ビ
ット乗算器１４１のｍビット側入力へ供給される。

すなわち、第１のｍビット×ｍ１２ビット乗算器１４０
によるＤＸＰＱ＝ＤＩの計算と、第２のｍビット×ｍ１
２ビット乗算器１４１によるＮＸＰＱ＝Ｎｌの計算が並
列に実行される。さらに演算結果Ｄ１はデータバス１０
８へ、Ｎ１はデータバス１０９へ供給される。

なお、近似逆数Ｐｏのビット数はｍ１２ビツトで、ｍ１
４ビット精度が得られる。

ステップ２の実行：第２図（ｂ）は、ステップ２で関係あるブロックだけを
第１図から抽出して示したものである。

第１のデータバスセレクタ１３０がデータバス１１０を
、第２のデータバスセレクタ１３１がデータバス１０８
を、第３のデータバスセレクタ１３２がデータバス１１
０を、第４のデータバスセレクタ１３３がデータバス１
０９を選択するように制御する。

ステップ１でデータバス１０８へ送出されたＤｌは、第
２のデータバスセレクタ１３１を経由して第１のｍビッ
ト×ｍ１２ビット乗算器１４０のｍビット側入力へ送ら
れる。またＤｌは２の補数生成器１５０へも入力される
。２の補数生成器１５０は２−ＤＩ：Ｐｌを計算し、Ｐ
ｌは第１のデータバスセレクタ１３０を経由して第１の
ｍビット×ｍ１２ビット乗算器１４０のｍ／２ビツト側
入力へ、及び第３のデータバスセレクタ１３２を経由し
て第２のｍビット×ｍ１２ビット乗算器１４１のｍ１２
ビツト側入力へと供給される。一方ステップ１で計算さ
れたＮ１は第４のデータバスセレクタ１３３を経由して
第２のｍビット×ｍ１２ビット乗算器１４１のｍビット
側入力へ供給される。こうして第１のｍビットＸｍ／２
ビット乗算器１４０ではＤＩＸＰ１＝Ｄ２が、また第２
のｍビット×ｍ１２ビット乗算器１４１ではＮＩＸＰ１
＝Ｎ２がそれぞれ並列に計算され、結果がデータバス１
０８とデータバス１０９に送出される。

なお、Ｐｌの精度ｍ１２ビツトなので乗数幅ｍ１２で充
分である。

ステップ３の実行：第２図（Ｃ）はステップ３で関係あるブロックだけを第
１図から抽出して示したものである。第１のデータバス
セレクタ１３０がデータバス１１０　奮、第２のデータ
バスセレクタ１３１がデータバス１０９を、第３のデー
タバスセレクタ１３２力資データバス１１０を、第４の
データバスセレクタ１３３がデータバス１０９を選択す
るように制御する。

ステップ２で算出されたＤ２が２の補数生成器１５０に
入力される。２の補数生成器１５０は２−Ｄ２：Ｐ２を
計算し、データバス１１０へ送出する。

Ｐ２のうち上位ｍ１２ビツトがデータバスセレクタ１３
０を経由して第１のｍビット×ｍ１２ビット乗算器１４
０のｍ１２ビット側入力へ、またＰ２の下位ｍ１２ビツ
トが第３のデータバスセレクタ１３２を経由して第２の
ｍビット×ｍ１２ビット乗算器１４１のｍ１２ビツト側
入力へと供給される。一方ステップ２で計算されたＮ２
は第４のデータバスセレクタ１３３を経由して、第２の
ｍビット×ｍ１２ビット乗算器１４１のｍビット側入力
へ送出される。またＮ２は第２のデータバスセレクタ１
３１を経由して第のｍビット×ｍ１２ビット乗算器１４
０のｍビット側入力へも送出される。こうして第１のｍ
ビット×ｍ１２ビット乗算器１４０ではＮ２とＰ２の上
位ｍ１２ビツトとの乗算、第２のｍビット×ｍ１２ビッ
ト乗算器１４１ではＮ２とＰ２の下位ｍ１２ビツトとの
乗算が、それぞれ並列におこなわれる。第１．第２のｍ
ビット×ｍ１２ビット乗算器の出力は加算器１６０へ入
力されて、加算される。加算結果、すなわち加算器の出
力がＮＸＰ２＝Ｑ（商）であり、データバス１１１を介
して出力される。

なお、実施例ではｍビット×ｍ１２ビット乗算器を用い
て説明してきたが、ｍビット×ｅビットの乗算器（ｍ１
２≦ｅ）を用いることも可能である。また、記憶手段と
して、ＲＯＭを用いて説明したが、ＲＡＭであっても構
わない。更に、記憶手段へのアドレス入力としては、除
数りの全ビットを使う必要はなく、除数の逆数の第１次
近似ｐ□（７）精度に応じてアドレス入力のビット数を
少くできる。

上述の２台のｍビット×ｍ１２ビット乗算器は、各出力
が加算器の入力と接続されているので、１台のｍビット
×ｍビット乗算器としても使用可能である。すなわち、
第１のｍビット×ｍ１２ビット乗算器で、被乗数と乗数
の上位ｍ１２ビツトとの積、第２のｍビット×ｍ１２ビ
ット乗算器で、被乗数と乗数の下位ｍ１２ビツトとの積
を並列に計算して、それぞれの結果を加算することで、
１台のｍビット×ｍビット乗算器と等価な動作を実現で
きる。

（発明の効果）以上述べたように、漸化的に求められる収束因子を、除
数と被除数とに、それぞれ繰り返し乗じていき、除数側
の繰り返し乗算の結果を１に収束させ、被除数側の繰り
返し乗算の結果を商に収束させて答を得る、収束型の除
算において、除数側と被除数側の収束の計算を従来は１
台のｍビット×ｍビット乗数で交互におこなってきたが
、本発明では２台のｍビット×ｍ１２ビット乗算器で並
列に計算させることにより、処理時間の短縮が実現でき
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す基本構成図、第２図（ａ
）は、ステップ１を処理する際に関係のあるブロックだ
けを第１図から抽出したブロック図、第２図（ｂ）はス
テップ２を処理する際に関係のあるブロックだけを第１
図から抽出したブロック図、第２図（Ｃ）はステップ３
を処理する際に関係のあるブロックだけを第１図から抽
出したブロック図、第３図は従来の除算装置の基本構成
図である。図において、１０１〜１１１．２０１〜２０９・ｆ’　−９／＜　ス
、１２０．２３０．、、ＲＯＭ。１３０〜１３３・・・第１〜第４のデータバスセレクタ
、１４０゜１４１・・・第１．第２のｍビット×ｍ１２
ビット乗算器、１５０゜２２０・・・２の補数生成器、
１６０・・・加算器、２１０〜２１２・・・第１〜第３
のレジスタ、２４０・・・データバスセレクタ、２５０
・・・ｍビット×ｍビット乗算器。

Claims

【特許請求の範囲】１、漸化的に求められる収束因子を、除数と被除数とに
、それぞれ繰り返し乗じていき、除数側の繰り返し乗算
の結果を１に収束させ、被除数側の繰り返し乗算の結果
を商に収束させて答えを得る収束型除算において、除数
側の収束のための繰り返し乗算と、被除数側の収束のた
めの繰り返し乗算とを２個の乗算器で並列におこなうこ
とを特徴とする除算方式。２、記憶手段、第１〜第４のデータバスセレクタ、第１
、第２の乗算器、２の補数生成器、及び加算器から構成
され、記憶手段は除数をアドレス入力として除数の逆数
の近似値を出力し、第１のデータバスセレスタは記憶手
段の出力と２の補数生成器の出力とを入力とし、第２の
データバスセレクタは除数と、第１の乗算器の出力と第
２の乗算器の出力とを入力とし、第３のデータバスセレ
クタは記憶手段の出力と２の補数生成器の出力とを入力
とし、第４のデータバスセレクタは、被除数と第２の乗
算器の出力とを入力とし、第１の乗算器は第１のデータ
バスセレクタの出力を第１の入力とし、第２のデータバ
スセレクタの出力を第２の入力として乗算結果を第２の
データバスセレクタ、２の補数生成器、及び加算器へ出
力し、第２の乗算器は第３のデータバスセレクタの出力
を第１の入力とし、第４のデータバスセレクタの出力を
第２の入力として、乗算結果を第２、第４のデータバス
セレクタ、及び加算器へ出力し、加算器は第１、第２の
乗算器の出力の和を商として出力することを特徴とする
除算装置。３、前記除数、被除数、商等のデータの有効桁数をｍビ
ットとしたとき、前記第１、第２の乗算器の第１の入力
のビット数を１（１≧ｍ／２）、第２の入力のビット数
をｍとする請求項２記載の除算装置。