JP3276444B2 - 除算回路 - Google Patents

除算回路

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JP3276444B2 JP06183293A JP6183293A JP3276444B2 JP 3276444 B2 JP3276444 B2 JP 3276444B2 JP 06183293 A JP06183293 A JP 06183293A JP 6183293 A JP6183293 A JP 6183293A JP 3276444 B2 JP3276444 B2 JP 3276444B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、乗算回路及び除算回
路に関し、特に丸め機能のついた乗算回路、除算回路に
関するものである。
【０００２】
【従来の技術】図２１及び図２２は、いずれも従来の乗
算回路１００の構成の一部を示す回路図であり、両図を
併せて乗算回路１００の構成が示される。
【０００３】乗算回路１００の被乗数１ａ（＝Ａ3 Ａ2
Ａ1 Ａ0 ）、乗数１ｂ（＝Ｂ3 Ｂ2Ｂ1 Ｂ0 ）のいずれ
もが共にバイナリ形式の４ビットで表される。そして、
被乗数１ａ及び乗数１ｂはキャリセーブ方式の乗算部３
０において乗算され、第１の乗算結果４（＝Ｐ'7Ｐ'6
Ｐ'5Ｐ'4Ｐ'3Ｐ'2Ｐ'1Ｐ'0）が得られる。丸め回路５に
おいて、乗算結果４の上位から６ビット目を丸めること
により、バイナリ形式の５ビットで表される第２の乗算
結果２（＝Ｐ7 Ｐ6 Ｐ5 Ｐ4 Ｐ3 ）が得られる。上記に
おいてデータの添字ｉ（＝０，１，２，３）は、２i の
位を表す。なお「丸める」とは概数を求めることをい
い、１０進数でいう四捨五入に対応する。
【０００４】乗算部３０は、部分積生成部３０ａと加算
処理部３０ｂとから構成されている。部分積生成部３０
ａは、被乗数１ａ及び乗数１ｂから部分積群６を生成す
る。加算処理部３０ｂは部分積群６の桁を整合させつ
つ、ハーフアダー７ａ〜７ｃ、フルアダー８ａ〜８ｆ、
先見桁上げ高速加算器９によってキャリセーブ法による
加算を行う。加算処理部３０ｂにおいて示された破線の
グリッドは、位合わせ及び加算処理の段階を表したもの
である。
【０００５】図２３は従来の除算回路２００の構成を示
す回路図である。除算回路２００の被除数Ａ、除数Ｂは
いずれも共にバイナリ形式の８ビットで表され、Ａ＜Ｂ
の関係がある。９ビット除算回路１０は被除数Ａ及び除
数Ｂを受け、これらから小数点以下９ビットの商Ｑ' が
得られる。丸め回路５は商Ｑ' を受け、この小数点以下
９ビット目を丸めて、８ビットの商Ｑを出力する。
【０００６】図２４は９ビット除算回路１０の詳細を示
す回路図である。９ビット除算回路１０には１ビットの
商決定回路１２ａ，１２ｂ，…，１２ｉが備えられてい
る。まず、１ビットの商決定回路１２ａにおいて被除数
Ａの下位側に０を付加した９ビットデータをＢで除算
し、最上位のビットを１ビットの商ｑ'8として求める。
また、８ビットの余りＲ8 も求める。
【０００７】次に１ビットの商決定回路１２ｂにおいて
８ビットの余りＲ8 の下位側に０を付加した９ビットデ
ータをＢで除算し、最上位のビットを１ビットの商ｑ'7
として求める。また、余りＲ7 も求める。このようにし
て順次１ビットの商を求めて行き最後に１ビットの商
ｑ'0が求まる。これによって９ビットの商Ｑ' （＝ｑ'8
ｑ'7ｑ'6ｑ'5ｑ'4ｑ'3ｑ'2ｑ'1ｑ'0）が得られる。
【０００８】
【発明が解決しようとする課題】従来の乗算回路、除算
回路はこのように構成されていたため、丸め回路を新た
に設ける必要があった。そのために処理段数が増し、回
路規模が大きくなってしかも動作速度が遅くなるという
問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、回路規模が小さく、かつ速い動
作速度で丸め処理が可能な除算回路を提供することを目
的とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【課題を解決するための手段】 この発明にかかる除算回
路は、Ｄ進数においてＭ桁で表される被除数Ａ（＝Ａ
(M-1) …Ａ1 Ａ0 ）を、Ｄ進数においてＮ桁で表されて
被除数Ａよりも大きな除数Ｂ（＝Ｂ(N-1) …Ｂ1 Ｂ0 ）
で除算し、小数点以下（Ｋ＋１）桁目を丸めて得られる
小数点以下Ｋ桁までの商を求める除算回路である。そし
てその基本的構成は、（ｘ−１）被除数Ａと、除数Ｂの
少なくとも上位から（２Ｎ−Ｍ−１）桁とを、除数Ｂの
最上位の桁をＤ(N-K-2) の位に、被除数Ａの最下位の桁
をＤ0 の位に、それぞれ揃えつつ加算して新たな被除数
Ｃを得る加算手段と、（ｘ−２）新たな被除数Ｃを除数
Ｂで除算して小数点以下Ｋ桁までの商を求める除算処理
手段と、を備える。
【００１８】この発明にかかる除算回路の第１の態様
は、（ａ−１）第１入力端と、除数Ｂを入力する第２入
力端と、第３入力端と、第１及び第２の出力端と、を有
し、第１入力端に与えられた値の末尾に第３入力端に与
えられた値を付加して得られる数を得て、これを除数Ｂ
で除すことによって得られる１桁の第ｉ（１≦ｉ≦（２
Ｎ−Ｍ−２））の商及び第ｉの余りＲi とをそれぞれ第
１及び第２の出力端に出力する第ｉの商決定部と、（ａ
−２）第１入力端と、除数Ｂを入力する第２入力端と、
第３入力端と、出力端と、を有し、第１入力端に与えら
れた値の末尾に第３入力端に与えられた値を付加して得
られる数を得て、これを除数Ｂで除すことによって得ら
れる１桁の第（２Ｎ−Ｍ−１）の商を出力端に出力する
第（２Ｎ−Ｍ−１）の商決定部と、を備える。そして、
（ｂ−１）第１の商決定部の第１入力端には被除数Ａが
与えられ、（ｂ−２）第ｊ（２≦ｊ≦（２Ｎ−Ｍ−
１））の商決定部の第１入力端には第（ｊ−１）の余り
Ｒ(j-1) が与えられ、（ｃ−１）第ｉの商決定部の第３
入力端には除数Ｂの上位からｉ番目の桁の値Ｂ(N-i) が
与えられ、（ｃ−２）第（２Ｎ−Ｍ−１）の商決定部の
第３入力端には除数Ｂの上位から（２Ｎ−Ｍ−１）番目
の桁の値Ｂ(M-N+1) が与えられる。
【００１９】この発明にかかる除算回路の第２の態様
は、（ａ−１）第１入力端と、除数Ｂを入力する第２入
力端と、第３入力端と、第１及び第２の出力端と、を有
し、第１入力端に与えられた値の末尾に第３入力端に与
えられた値を付加して得られる数を得て、これを除数Ｂ
で除すことによって得られる１桁の第ｉ（１≦ｉ≦（Ｎ
−Ｍ＋Ｋ−１），Ｋ＞（Ｎ−１））の商及び第ｉの余り
Ｒi とをそれぞれ第１及び第２の出力端に出力する第ｉ
の商決定部と、（ａ−２）第１入力端と、除数Ｂを入力
する第２入力端と、第３入力端と、出力端と、を有し、
第１入力端に与えられた値の末尾に第３入力端に与えら
れた値を付加して得られる数を得て、これを除数Ｂで除
すことによって得られる１桁の第（Ｎ−Ｍ＋Ｋ）の商を
出力端に出力する第（Ｎ−Ｍ＋Ｋ）の商決定部と、を備
える。そして、（ｂ−１）第１の商決定部の第１入力端
には被除数Ａが与えられ、（ｂ−２）第ｊ（２≦ｊ≦
（Ｎ−Ｍ＋Ｋ））の商決定部の第１入力端には第（ｊ−
１）の余りＲ(j-1) が与えられ、（ｃ−１）第ｋ（１≦
ｋ≦（Ｋ−Ｎ＋１））の商決定部の第３入力端には値
“０”を入力し、（ｃ−２）第ｍ（（Ｋ−Ｎ＋２）≦ｍ
≦（Ｎ−Ｍ＋Ｋ−１））の商決定部の第３入力端には除
数Ｂの上位から（ｍ−（Ｋ−Ｎ＋１））番目の桁の値Ｂ
(N-(m-K-N+1)) が与えられ、（ｃ−３）第（Ｎ−Ｍ＋
Ｋ）の商決定部の第３入力端には除数Ｂの上位から（２
Ｎ−Ｍ−１）番目の桁の値Ｂ(M-N+1) が与えられる。
【００２０】この発明にかかる除算回路の第３の態様
は、（ａ）被除数Ａを入力する第１入力端と、除数Ｂの
最上位の桁から（Ｎ−１−Ｋ）番目（Ｋ＜Ｎ−１）の桁
までの値Ｂ(N-1) Ｂ(N-2) …Ｂk Ｂ(K+1) を入力する第
２入力端と、第１及び第２の入力端に与えられた値のそ
れぞれの最下位の桁を揃えて加算した加算結果を出力す
る出力端を有する加算器と、（ｂ−１）第１入力端と、
除数Ｂを入力する第２入力端と、第３入力端と、第１及
び第２の出力端と、を有し、第１入力端に与えられた値
の末尾に第３入力端に与えられた値を付加して得られる
数を得て、これを除数Ｂで除すことによって得られる１
桁の第ｉ（１≦ｉ≦（Ｎ−Ｍ＋Ｋ−１））の商及び第ｉ
の余りＲi とをそれぞれ第１及び第２の出力端に出力す
る第ｉの商決定部と、（ｂ−２）第１入力端と、除数Ｂ
を入力する第２入力端と、第３入力端と、出力端と、を
有し、第１入力端に与えられた値の末尾に第３入力端に
与えられた値を付加して得られる数を得て、これを除数
Ｂで除すことによって得られる１桁の第（Ｎ−Ｍ＋Ｋ）
の商を出力端に出力する第（Ｎ−Ｍ＋Ｋ）の商決定部
と、を備える。そして、（ｃ−１）第１の商決定部の第
１入力端には加算結果が与えられ、（ｃ−２）第ｊ（２
≦ｊ≦（Ｎ−Ｍ＋Ｋ）の商決定部の第１入力端には第
（ｊ−１）の余りＲ(j-1) が与えられ、（ｄ−１）第ｉ
の商決定部の第３入力端には除数Ｂの上位から（ｉ＋
（Ｎ−１−Ｋ））番目の桁の値Ｂ(K-i+1) が与えられ、
（ｄ−２）第（Ｎ−Ｍ＋Ｋ）の商決定部の第３入力端に
は除数Ｂの上位から（２Ｎ−Ｍ−１）番目の桁の値Ｂ
(M-N+1) が与えられる。
【００２１】この発明にかかる除算回路の第４の態様
は、（ａ）被除数Ａを入力する第１入力端と、除数Ｂの
最上位の桁から（Ｎ−１−Ｋ）番目の桁までの値Ｂ
(N-1) Ｂ(N-2) …Ｂk Ｂ(K+1) を入力する第２入力端
と、第１及び第２の入力端に与えられた値のそれぞれの
最下位の桁を揃えて加算した加算結果を出力する出力端
を有する加算器と、（ｂ−１）加算結果が入力される第
１入力端と、除数Ｂを入力する第２入力端と、加算結果
を除数Ｂで除すことによって得られる１桁の第１の商及
びＭ桁の第１の余りＲ１とをそれぞれ出力する第１及び
第２の出力端と、を有する第１の商決定部と、（ｂ−
２）第１入力端と、除数Ｂを入力する第２入力端と、第
３入力端と、第１及び第２の出力端と、を有し、第１入
力端に与えられた値の末尾に第３入力端に与えられた値
を付加して（Ｍ＋１）桁で表される数を得て、これを除
数Ｂで除すことによって得られる１桁の第ｉ（２≦ｉ≦
（Ｎ−Ｍ＋Ｋ））の商及びＭ桁の第ｉの余りＲi とをそ
れぞれ第１及び第２の出力端に出力する第ｉの商決定部
と、（ｂ−３）第１入力端と、除数Ｂを入力する第２入
力端と、第３入力端と、出力端と、を有し、第１入力端
に与えられた値の末尾に第３入力端に与えられた値を付
加して（Ｍ＋１）桁で表される数を得て、これを除数Ｂ
で除すことによって得られる１桁の第（Ｎ−Ｍ＋Ｋ＋
１）の商を出力端に出力する第（Ｎ−Ｍ＋Ｋ＋１）の商
決定部と、を備える。そして、（ｃ−１）第ｉの商決定
部の第１入力端には第（ｉ−１）の余りＲ(i-1) が与え
られ、（ｃ−２）第（Ｎ−Ｍ＋Ｋ＋１）の商決定部の第
１入力端には第（Ｎ−Ｍ＋Ｋ）の余りＲ(N-M+K) が与え
られ、（ｄ−１）第ｉの商決定部の第３入力端には除数
Ｂの上位から（ｉ＋（Ｎ−２−Ｋ））番目の桁の値Ｂ
(K-i+2) が与えられ、（ｄ−２）第（Ｎ−Ｍ＋Ｋ＋１）
の商決定部の第３入力端には除数Ｂの上位から（２Ｎ−
Ｍ−１）番目の桁の値Ｂ(M-N+1) が与えられる。
【００２２】
【００２３】
【作用】 この発明にかかる除算回路における新たな被除
数Ｃは、丸められた商が得られる様に予め得られる。新
たな被除数Ｃは一度に完全に求める必要はなく、第１乃
至第４の態様においては、被除数Ｃのうち各商決定部に
おいて必要な桁数だけ順次求められる。
【００２４】
【実施例】
Ａ．乗算回路： （Ａ−０）基本的思想：この発明の詳細な説明を行う前
に、その基本的な考え方について説明しておく。４ビッ
トの整数同士の乗算において、その結果を丸めた上位５
ビットが得たい場合を考える。これは上位から６ビット
目（２2 の位）の値が“０”であれば乗算結果はそのま
まとし、“１”であれば乗算結果の上位から５ビット目
（２3 の位）の値に“１”を加えればよい。従来の技術
においてはこのような演算を、乗算結果の全体が全て求
まってから行っていた。
【００２５】しかし、この発明では、乗算結果の全体を
求める工程は、部分積を求める工程と、部分積を加算す
る工程に大別できることに着目し、乗算結果の全体を求
める前に丸める演算を行う。
【００２６】上記の例で示された丸める演算に則して考
えると、「上位から６ビット目（2の位）の値が“０”
であれば乗算結果はそのままとし、“１”であれば乗算
結果の上位から５ビット目（２3 の位）の値に“１”を
加える」という演算は、「乗算結果の上位から６ビット
目（２2 の位）の値に“１”を加える」という演算と等
価である。つまりバイナリ形式において（被乗数）×
（乗数）＋１００を計算し、２2 の位以下を切捨てれ
ば、上位から６ビット目（２2 の位）で丸めた結果が得
られる。この新たに６ビット目に加える“１”を以下
「補助数」と呼ぶ。
【００２７】つまり、「丸めるべき特定の位に於いて丸
め、特定の位よりも低くない位の値を得る」という演算
は、「特定の位よりも一つ低い位に補助数を加える」と
いう演算と等価となる。一方、加算演算においてはその
順序を入れ換えても結果は変わらないため、補助数を加
える工程を部分積を加算する工程の途中に加えても問題
とはならない。
【００２８】この発明はこのような点に着目してなされ
たものであり、補助数を加える機能を担う専用のハーフ
アダーを、特定の位よりも一つ低い位を求める位置に備
えたものである。
【００２９】（Ａ−１）第１実施例：図１及び図２は、
いずれもこの発明にかかる乗算回路１０１の構成の一部
を示す回路図であり、両図を併せて乗算回路１０１の構
成が示される。
【００３０】乗算回路１０１には、共にバイナリ形式の
４ビットで表される被乗数１ａ（＝Ａ3 Ａ2 Ａ
1 Ａ0 ）、乗数１ｂ（＝Ｂ3 Ｂ2 Ｂ1 Ｂ0 ）が入力され
る。そして上位から６ビット目で丸めたバイナリ形式の
５ビットで表される乗算結果２（＝Ｐ7 Ｐ6 Ｐ5 Ｐ4 Ｐ
3 ）が得られる。
【００３１】乗算回路１０１はキャリセーブ方式の乗算
部３１を備えており、これは被乗数１ａと乗数１ｂを受
けて直接に、即ち別途丸め回路を介することなく、上位
から６ビット目を丸めた乗算結果２を得ることができ
る。
【００３２】乗算部３１は、部分積生成部３１ａと加算
処理部３１ｂとから構成されている。部分積生成部３１
ａは、被乗数１ａ及び乗数１ｂから部分積群６（部分積
Ｃij（０≦ｉ，ｊ≦３）から構成される）を生成するも
のであり、従来の技術で示された部分積生成部３０ａと
同一の構成を有している。部分積生成部３１ａは１６
（＝４×４）個のＡＮＤゲートから構成されており、部
分積群６はこれらのＡＮＤゲートの出力として得られ
る。例えば、部分積Ｃ30は、被乗数１ａの最上位ビット
Ａ3 と乗数１ｂの最下位ビットＢ0 の積を表している。
【００３３】部分積群６が入力される加算処理部３１ｂ
は、破線のグリッドで示されるようにして位合わせ及び
加算処理の段階が揃えられる。以下、上段から数えた段
数で加算処理の段数を示すことにする。第１段において
は、丸で囲まれた記号“ｈ”で示されるハーフアダー７
ａ，７ｃと、丸で囲まれた記号“ｈ+ ”で示される丸め
処理用ハーフアダー１３が設けられている。第２段にお
いては丸で囲まれた記号“ｆ”で示されるフルアダー８
ａ，８ｂ，８ｃが、また第３段においてはフルアダー８
ｄ，８ｅ，８ｆが、そして最終段たる第４段においては
３ビット先見桁上げ加算器９が、それぞれ設けられてい
る。
【００３４】まず第１段において、部分積Ｃ00（＝Ａ0
Ｂ0 ）は何ら演算を受けることはない。ハーフアダー７
ｃには部分積Ｃ10（＝Ａ1 Ｂ0 ），Ｃ01（＝Ａ0 Ｂ1 ）
が与えられ、両者の和が２ビットで求められる。その出
力の桁上げ（上位ビットの方）は第２段のフルアダー８
ｃに与えられる。丸め処理用ハーフアダー１３には、部
分積Ｃ11（＝Ａ1 Ｂ1 ），Ｃ20（＝Ａ2 Ｂ0 ）が与えら
れ、両者の和にさらに１を加えて２ビットで出力する。
その出力の上位ビットは第２段のフルアダー８ｂに与え
られ、下位ビットは第２段のフルアダー８ｃに与えられ
る。ハーフアダー７ａには部分積Ｃ21（＝Ａ2 Ｂ1 ），
Ｃ30（＝Ａ3 Ｂ0 ）が与えられ、両者の和の上位ビット
及び下位ビットは、それぞれ第２段のフルアダー８ａ，
８ｂに与えられる。
【００３５】第２段において、フルアダー８ａには更に
部分積Ｃ22（＝Ａ2 Ｂ2 ），Ｃ31（＝Ａ3 Ｂ1 ）が、フ
ルアダー８ｂには更に部分積Ｃ12（＝Ａ1 Ｂ2 ）が、フ
ルアダー８ｃには更に部分積Ｃ02（＝Ａ0 Ｂ2 ）が、そ
れぞれ入力される。そして各フルアダーにおいて３入力
の加算が行われる。同様にして、第３段においては、フ
ルアダー８ｄは部分積Ｃ23（＝Ａ2 Ｂ3 ），Ｃ32（＝Ａ
3 Ｂ2 ）及びフルアダー８ａの上位ビットを受けて２ビ
ットの値を出力する。フルアダー８ｅは部分積Ｃ13（＝
Ａ1 Ｂ3 ）並びにフルアダー８ａの出力の下位ビット及
びフルアダー８ｂの出力の上位ビットを受けて２ビット
の値を出力する。フルアダー８ｆは部分積Ｃ03（＝Ａ0
Ｂ3 ）並びにフルアダー８ｂの出力の下位ビット及びフ
ルアダー８ｃの出力の上位ビットを受けて２ビットの値
を出力する。
【００３６】第４段においては、部分積Ｃ33（＝Ａ3 Ｂ
3 ）及びフルアダー８ｄの出力の上位ビット、フルアダ
ー８ｄの出力の下位ビット及びフルアダー８ｅの出力の
上位ビット、フルアダー８ｅの出力の下位ビット及びフ
ルアダー８ｆの出力の上位ビット、のそれぞれが、一つ
の桁に揃って３ビット先見桁上げ加算器９に入力され
る。
【００３７】フルアダー８ｆの出力の下位ビットはその
まま乗算結果２の最下位ビットＰ3となる。そして乗算
結果２の他の上位ビット（Ｐ7 Ｐ6 Ｐ5 Ｐ4 ）は、３ビ
ット先見桁上げ加算器９から出力される。
【００３８】丸め処理用ハーフアダー１３は、上位から
６ビット目の計算をすべき位置、即ち図２２で示された
従来の技術の加算処理部３０ｂにおいて、ハーフアダー
７ｂが占めるべき位置に設けられているので、上位から
６ビット目に補助数“１”が加算されることになる。従
って、「（Ａ−０）基本的思想」で説明したように、上
位から６ビット目でまるめられて得られた上位１乃至５
ビットから構成される乗算結果２が、乗算回路１０１か
ら得られることになる。しかも第１実施例ではキャリー
セーブ方式を用いているので、桁上げの伝搬経路が短
く、高速の動作が行われる。
【００３９】図３は、ハーフアダー７ａで代表される、
加算処理部３１ｂの各ハーフアダーの構成を示す回路図
である。また、図４は、丸め処理用ハーフアダー１３の
構成を示す回路図である。両図において入力Ｋ，Ｌは図
２の部分積に対応する。また、出力Ｃ，Ｓはそれぞれハ
ーフアダー７ａ若しくは丸め処理用ハーフアダー１３の
出力の上位ビット、下位ビットに相当する。出力Ｃは桁
上げにも相当する。ハーフアダー７ａにおいてＡＮＤゲ
ート１４、ＥＸＯＲゲート１５はいずれも入力Ｋ，Ｌを
受け、そして前者が出力Ｃを、後者が出力Ｓを、それぞ
れ与える。それぞれ１ビットの“Ｋ”，“Ｌ”の和が２
ビットの“ＣＳ”として求められる。
【００４０】一方、丸め処理用ハーフアダー１３におい
てＯＲゲート１６、ＥＸＮＯＲゲート１７はいずれも入
力Ｋ，Ｌを受け、そして前者が出力Ｃを、後者が出力Ｓ
を、それぞれ与える。但し、“Ｋ”，“Ｌ”及び補助数
“１”の和が２ビットの“ＣＳ”として求められる。
【００４１】図５はハーフアダー７ａを構成するＡＮＤ
ゲート１４の詳細な構成を示す回路図であり、図６は丸
め処理用ハーフアダー１３を構成するＯＲゲート１６の
詳細な構成を示す回路図である。両図を比較して分かる
ように、両ゲート１４，１６が要求するトランジスタの
数は等しく６個である。図７はハーフアダー７ａを構成
するＥＸＯＲゲート１５の詳細な構成を示す回路図であ
り、図８は丸め処理用ハーフアダー１３を構成するＥＸ
ＮＯＲゲート１７の詳細な構成を示す回路図である。両
図を比較して分かるように、両ゲート１５，１７が要求
するトランジスタの数は等しく１０個である。これらの
ことを、図３、図４で示された構成と考え合わせると、
両ハーフアダー７ａ，１３の回路規模は同等であること
がわかる。従って乗算回路１０１の加算処理部３１ｂ
は、従来の加算処理部３０ｂと同等の回路規模で実現で
きることがわかる。
【００４２】一方、乗算回路１０１は丸め回路５を必要
としないので、従来の乗算回路１００よりも小さな回路
規模で構成できることがわかる。かかる回路規模の縮小
は高速な動作の実現をも可能にする。
【００４３】（Ａ−２）第２実施例：第２実施例はＷａ
ｌｌａｃｅ Ｔｒｅｅを用いた乗算方法にこの発明を適
用したものである。図９は、加算処理部３１ｃの構成を
示す回路図である。加算処理部３１ｃは、図１に示す部
分積生成部３１ａとともに乗算部３２を構成する。乗算
部３２においてＷａｌｌａｃｅ Ｔｒｅｅによる乗算器
が構成される。
【００４４】即ち部分積群６が入力される加算処理部３
１ｃは、第１段においてハーフアダー７ａ、フルアダー
８ａ，８ｂ，８ｃ、ハーフアダー７ｂがこの順に設けら
れている。第２段においてはハーフアダー７ｃ，７ｄ，
７ｅ、フルアダー８ｄ、丸め処理用ハーフアダー１３が
この順に設けられている。そして第３段においてはオア
ゲート９ｂと４ビット先見桁上げ加算器９ａがこの順に
設けられている。
【００４５】まず第１段において、部分積Ｃ00は何ら演
算を受けることはない。ハーフアダー７ａには部分積Ｃ
23，Ｃ32が、フルアダー８ａには部分積Ｃ13，Ｃ22，Ｃ
31が、フルアダー８ｂには部分積Ｃ12，Ｃ21，Ｃ30が、
フルアダー８ｃには部分積Ｃ02，Ｃ11，Ｃ20が、ハーフ
アダー７ｂには部分積Ｃ01，Ｃ10が、それぞれ与えられ
て和が２ビットで求められる。
【００４６】第２段において、ハーフアダー７ｃには部
分積Ｃ33及びハーフアダー７ａの出力の上位ビットが、
ハーフアダー７ｄにはハーフアダー７ａの出力の下位ビ
ット及びフルアダー８ａの出力の上位ビットが、ハーフ
アダー７ｅにはフルアダー８ａの出力の下位ビット及び
フルアダー８ｂの出力の上位ビットが、フルアダー８ｄ
には部分積Ｃ03、並びにフルアダー８ｂの出力の下位ビ
ット及びフルアダー８ｃの出力の上位ビットが、そして
丸め処理用ハーフアダー１３にはフルアダー８ｃの出力
の下位ビット及びハーフアダー７ｂの出力の上位ビット
が、それぞれ与えられて和が２ビットで求められる。
【００４７】第３段において、ハーフアダー７ｃの出力
の下位ビット及びハーフアダー７ｄの出力の上位ビッ
ト、ハーフアダー７ｄの出力の下位ビット及びハーフア
ダー７ｅの出力の上位ビット、ハーフアダー７ｅの出力
の下位ビット及びフルアダー８ｄの出力の上位ビット、
フルアダー８ｄの出力の下位ビット及び丸め処理用ハー
フアダー１３の出力の上位ビット、のそれぞれが、一つ
の桁に揃って４ビット先見桁上げ加算器９ａに入力され
る。オアゲート９ｂにおいて先見桁上げ加算器９ａの桁
上げ出力（最上位ビット）とハーフアダー７ｃの出力の
上位ビットとの論理和が取られ、乗算結果２の最上位ビ
ットＰ7 が出力される。先見桁上げ加算器９ａからは乗
算結果２の他の上位ビット（Ｐ6 Ｐ5 Ｐ4 Ｐ3 ）が出力
される。
【００４８】丸め処理用ハーフアダー１３は、上位から
６ビット目の計算をすべき位置に設けられているので、
上位から６ビット目に補助数が加算されることになり、
Ｗａｌｌａｃｅ Ｔｒｅｅを用いた乗算方法においても
この発明の効果が得られることがわかる。即ち別途丸め
回路を介することなく、上位から６ビット目を丸めた乗
算結果２を得ることができ、しかも加算処理部３１ｃの
段数は第１実施例における加算処理部３１ｂよりも低減
することができる。
【００４９】（Ａ−３）第３実施例：第３実施例はＢｏ
ｏｔｈのアルゴリズムを用いた乗算方法にこの発明を適
用したものである。図１０は、この発明にかかる乗算回
路１０２の構成を示す回路図である。乗算回路１０１に
は、共に８ビットで表され、２の補数表示による負数で
ある被乗数Ｘ7 〜Ｘ0 、乗数Ｙ7 〜Ｙ0 が入力される。
そして別途丸め回路を介することなく、上位から１３ビ
ット目で丸めたバイナリ形式の１２ビットで表される乗
算結果２１（＝Ｐ15…Ｐ5 Ｐ4 ）が得られる。
【００５０】乗算回路１０２はＢｏｏｔｈのアルゴリズ
ムを用いた乗算部３３を備えており、乗算部３３は、部
分積生成部３３ａと加算処理部３３ｂとから構成されて
いる。
【００５１】部分積生成部３３ａは、被乗数Ｘ7 〜Ｘ0
及び乗数Ｙ7 〜Ｙ0 から４つの部分積を生成するもので
ある。部分積生成部３３ａは４種のＢｏｏｔｈ部分積生
成回路３３１〜３３４を備えている。Ｂｏｏｔｈ部分積
生成回路３３１は被乗数Ｘ7〜Ｘ0 及び乗数の最下位２
ビットＹ1 Ｙ0 から１６ビットの部分積を生成する。Ｂ
ｏｏｔｈ部分積生成回路３３２は被乗数Ｘ7 〜Ｘ0 及び
乗数の上位から５，６，７番目の３ビットＹ3 Ｙ2 Ｙ1
から１４ビットの部分積を生成する。Ｂｏｏｔｈ部分積
生成回路３３３は被乗数Ｘ7 〜Ｘ0 及び乗数の上位から
３，４，５番目の３ビットＹ5 Ｙ4 Ｙ3 から１２ビット
の部分積を生成する。Ｂｏｏｔｈ部分積生成回路３３４
は被乗数Ｘ7 〜Ｘ0 及び乗数の上位から１，２，３番目
の３ビットＹ7 Ｙ6 Ｙ5 から１０ビットの部分積を生成
する。
【００５２】これら４種の部分積はその最上位を揃えて
加算処理部３３ｂに入力される。但し、図１０において
は煩雑を避けるために各部分積の最上位及び最下位近傍
のビットのみの入力の様子を図示している。
【００５３】加算処理部３３ｂは４段から構成されてい
る。第１段においては、ハーフアダー７ａ〜７ｌ、丸め
処理用ハーフアダー１３、ハーフアダー７ｍがこの順に
上位から設けられている。第２段においてはフルアダー
８ａ〜８ｌ、ハーフアダー７ｎがこの順に上位から設け
られている。また第３段においてはフルアダー８ｍ〜８
ｖ及びハーフアダー７ｏ，７ｐがこの順に上位から設け
られている。そして最終段たる第４段においては１１ビ
ット加算器９１が設けられている。
【００５４】図１１は加算処理部３３ｂの構成を図１０
よりも詳細に示す回路図である。まず第１段において、
ハーフアダー７ａ〜７ｌ、丸め処理用ハーフアダー１
３、ハーフアダー７ｍには、それぞれＢｏｏｔｈ部分積
生成回路３３１の上位１ビットから１４ビットまで順に
１ビットずつ与えられる。またそれぞれＢｏｏｔｈ部分
積生成回路３３２の上位から順に１ビットずつ与えられ
る。
【００５５】次に第２段において、フルアダー８ａ〜８
ｌに対して、ハーフアダー７ａの出力及びハーフアダー
７ｂの出力の上位ビット並びにＢｏｏｔｈ部分積生成回
路３３３の出力の上位から第１番目のビット、ハーフア
ダー７ｂの出力の下位ビット及びハーフアダー７ｃの出
力の上位ビット並びにＢｏｏｔｈ部分積生成回路３３３
の出力の上位から第２番目のビット、ハーフアダー７ｃ
の出力の下位ビット及びハーフアダー７ｄの出力の上位
ビット並びにＢｏｏｔｈ部分積生成回路３３３の出力の
上位から第３番目のビット、ハーフアダー７ｄの出力の
下位ビット及びハーフアダー７ｅの出力の上位ビット並
びにＢｏｏｔｈ部分積生成回路３３３の出力の上位から
第４番目のビット、ハーフアダー７ｅの出力の下位ビッ
ト及びハーフアダー７ｆの出力の上位ビット並びにＢｏ
ｏｔｈ部分積生成回路３３３の出力の上位から第５番目
のビット、ハーフアダー７ｆの出力の下位ビット及びハ
ーフアダー７ｇの出力の上位ビット並びにＢｏｏｔｈ部
分積生成回路３３３の出力の上位から第６番目のビッ
ト、ハーフアダー７ｇの出力の下位ビット及びハーフア
ダー７ｈの出力の上位ビット並びにＢｏｏｔｈ部分積生
成回路３３３の出力の上位から第７番目のビット、ハー
フアダー７ｈの出力の下位ビット及びハーフアダー７ｉ
の出力の上位ビット並びにＢｏｏｔｈ部分積生成回路３
３３の出力の上位から第８番目のビット、ハーフアダー
７ｉの出力の下位ビット及びハーフアダー７ｊの出力の
上位ビット並びにＢｏｏｔｈ部分積生成回路３３３の出
力の上位から第９番目のビット、ハーフアダー７ｊの出
力の下位ビット及びハーフアダー７ｋの出力の上位ビッ
ト並びにＢｏｏｔｈ部分積生成回路３３３の出力の上位
から第１０番目のビット、ハーフアダー７ｋの出力の下
位ビット及びハーフアダー７ｌの出力の上位ビット並び
にＢｏｏｔｈ部分積生成回路３３３の出力の上位から第
１１番目のビット、ハーフアダー７ｌの出力の下位ビッ
ト及び丸め処理用ハーフアダー１３の出力の上位ビット
並びにＢｏｏｔｈ部分積生成回路３３３の出力の上位か
ら第１２番目のビット、がそれぞれ入力される。そして
ハーフアダー７ｎには、丸め処理用ハーフアダー１３の
出力の下位ビット及びハーフアダー７ｍの出力の上位ビ
ットが入力される。
【００５６】次に第３段において、フルアダー８ｍ〜８
ｖに対して、フルアダー８ａの出力及びフルアダー８ｂ
の出力の上位ビット並びにＢｏｏｔｈ部分積生成回路３
３４の出力の上位から第１番目のビット、フルアダー８
ｂの出力の下位ビット及びフルアダー８ｃの出力の上位
ビット並びにＢｏｏｔｈ部分積生成回路３３４の出力の
上位から第２番目のビット、フルアダー８ｃの出力の下
位ビット及びフルアダー８ｄの出力の上位ビット並びに
Ｂｏｏｔｈ部分積生成回路３３４の出力の上位から第３
番目のビット、フルアダー８ｄの出力の下位ビット及び
フルアダー８ｅの出力の上位ビット並びにＢｏｏｔｈ部
分積生成回路３３４の出力の上位から第４番目のビッ
ト、フルアダー８ｅの出力の下位ビット及びフルアダー
８ｆの出力の上位ビット並びにＢｏｏｔｈ部分積生成回
路３３４の出力の上位から第５番目のビット、フルアダ
ー８ｆの出力の下位ビット及びフルアダー８ｇの出力の
上位ビット並びにＢｏｏｔｈ部分積生成回路３３４の出
力の上位から第６番目のビット、フルアダー８ｇの出力
の下位ビット及びフルアダー８ｈの出力の上位ビット並
びにＢｏｏｔｈ部分積生成回路３３４の出力の上位から
第７番目のビット、フルアダー８ｈの出力の下位ビット
及びフルアダー８ｉの出力の上位ビット並びにＢｏｏｔ
ｈ部分積生成回路３３４の出力の上位から第８番目のビ
ット、フルアダー８ｉの出力の下位ビット及びフルアダ
ー８ｊの出力の上位ビット並びにＢｏｏｔｈ部分積生成
回路３３４の出力の上位から第９番目のビット、フルア
ダー８ｊの出力の下位ビット及びフルアダー８ｋの出力
の上位ビット並びにＢｏｏｔｈ部分積生成回路３３４の
出力の上位から第１０番目のビット、がそれぞれ入力さ
れる。そしてハーフアダー７ｏ，７ｐには、フルアダー
８ｋの出力の下位ビット及びフルアダー８ｌの出力の上
位ビット、フルアダー８ｌの出力の下位ビット及びハー
フアダー７ｎの出力の上位ビット、がそれぞれ入力され
る。
【００５７】第４段において、１１ビット加算器９１に
は、フルアダー８ｍの出力及びフルダー８ｎの出力の上
位ビット、フルアダー８ｎの出力の下位ビット及びフル
アダー８ｏの出力の上位ビット、フルアダー８ｏの出力
の下位ビット及びフルアダー８ｐの出力の上位ビット、
フルアダー８ｐの出力の下位ビット及びフルアダー８ｑ
の出力の上位ビット、フルアダー８ｑの出力の下位ビッ
ト及びフルアダー８ｒの出力の上位ビット、フルアダー
８ｒの出力の下位ビット及びフルアダー８ｓの出力の上
位ビット、フルアダー８ｓの出力の下位ビット及びフル
アダー８ｔの出力の上位ビット、フルアダー８ｔの出力
の下位ビット及びフルアダー８ｕの出力の上位ビット、
フルアダー８ｕの出力の下位ビット及びフルアダー８ｖ
の出力の上位ビット、フルアダー８ｖの出力の下位ビッ
ト及びハーフアダー７ｏの出力の上位ビット、ハーフア
ダー７ｏの出力の下位ビット及びハーフアダー７ｐの出
力の上位ビット、のそれぞれが、一つの桁に揃って入力
される。この結果、加算器９１の出力が乗算結果２１の
上位ビット（Ｐ15〜Ｐ5 ）を与える。乗算結果２１の最
下位ビットＰ4 はハーフアダー７ｐの出力の下位ビット
により与えられる。
【００５８】丸め処理用ハーフアダー１３は、上位から
１３ビット目の計算をすべき位置に設けられているの
で、上位から１３ビット目に補助数が加算されることに
なり、Ｂｏｏｔｈのアルゴリズムを用いた乗算方法にお
いてもこの発明の効果が得られることがわかる。即ち２
の補数表示による負数を補正することなく、しかも別途
丸め回路を介することなく、上位から１３ビット目を丸
めた乗算結果２１を得ることができる。
【００５９】なお、丸め処理用ハーフアダー１３は、上
位から１３ビット目の計算をすべき位置に設ければよい
のであるから、加算処理部３３ｂの構成に示されるよう
に第１段目に設ける場合の他、他の段において設けても
よい。図１２は、加算処理部３３ｂにおいてハーフアダ
ー７ｎと丸め処理用ハーフアダー１３の位置を入れ換え
た構成を有する加算処理部３３ｃを示す回路図である。
【００６０】このような構成を有する加算処理部３３ｃ
に部分積生成部３３ａを伴わせることにより、Ｂｏｏｔ
ｈのアルゴリズムを用いた乗算方法にこの発明を適用す
ることもできる。
【００６１】Ｂ．除算回路： （Ｂ−０）基本的思想：この発明の詳細な説明を行う前
に、その基本的な考え方について説明しておく。例えば
８ビットの被除数Ａ（＝Ａ7 Ａ6 …Ａ0 ）を８ビットの
除数Ｂ（＝Ｂ7Ｂ6 …Ｂ0 ＞Ａ）で除算し、丸め処理を
行って１未満の商を得る場合を考える。小数点以下８桁
までの丸めた除算結果を求めるには、Ａ÷Ｂを求めてこ
れに２-9を加えて小数点以下８桁までの結果を求めれば
良い。即ちＱ＝Ａ÷Ｂ＋２-9を小数点以下８桁まで計算
すればよい。
【００６２】ところで前式はＱ＝（Ａ＋Ｂ×２-9）÷Ｂ
と変形することができる。よって新たな被除数として
（Ａ＋Ｂ×２-9）を導入し、これを除数Ｂで除算する演
算を行い、Ｑを小数点以下８桁まで求めれば所望の結果
が得られることになる。
【００６３】なお、特にこの場合、Ａの最下位ビットは
２0 の重み付け（位）を有しているのに対し、Ｂ×２-9
の最上位ビットは２-2の重み付けを有している。よって
新たな被除数である（Ａ＋Ｂ×２-9）の演算結果は、
（Ａ7 Ａ6 …Ａ0 ０Ｂ7 Ｂ6 …Ｂ1 Ｂ0 ）の１７ビット
データとなる。これをＢで除算し、２-8の位（小数点以
下８桁）まで求めれば良い。これには、先の１７ビット
データのうち上位１６ビットがあれば充分であり、（Ａ
7 Ａ6 …Ａ0 ０Ｂ7 Ｂ6 …Ｂ1 ）を（Ｂ7 Ｂ6 …Ｂ0 ）
で除算すれば良い。よって従来のように丸め回路５を新
たに設ける必要はないばかりでなく、商を小数点以下９
桁目まで求める必要がないので、商決定回路を１段省略
することができる。
【００６４】（Ｂ−１）第４実施例：図１３は、この発
明にかかる除算回路２０１の構成を示す回路図である。
除算回路２０１は８ビットの被除数Ａを８ビットの除数
Ｂ（＞Ａ）で除算して小数点以下９桁目を丸めて小数点
以下８桁までの商を得る回路であり、１ビットの商決定
部１２ａ〜１２ｈが備えられている。
【００６５】まず１ビットの商決定部１２ａには８ビッ
トの被除数Ａ及び８ビットの除数Ｂが与えられる。Ａ＜
Ｂであるので必ず小数点以上の値は０となるので、値
“０”をも１ビットの商決定部１２ａに与える。
【００６６】１ビットの商決定部１２ａにおいて、値
“０”は８ビットの被除数Ａの最後尾に付加され、９ビ
ットのデータ（Ａ7 Ａ6 …Ａ0 ０）が生成される。これ
は「（Ｂ−０）基本的思想」で述べた１７ビットの新た
な被除数の最上位から９ビットに相当する。１ビットの
商決定部１２ａにおいては商を１ビットだけ決定すれば
良いので、１７ビットの新たな被除数の全部の桁を求め
て除数Ｂで除算する必要はなく、１ビットの値“０”を
被除数Ａの最後尾に付加すればよい。１ビットの商決定
部１２ａにおいて最上位の商ｑ7 及び８ビットの余りＲ
8 が求められる。図１４は１ビットの商決定部１２ａに
おける演算を筆算の形式で示した説明図である。
【００６７】次に１ビットの商決定部１２ｂには８ビッ
トの余りＲ8 及び８ビットの除数Ｂが与えられる。更
に、従来の場合とは異なり値“０”ではなく、新たな被
除数の最上位から１０ビット目に相当する、除数Ｂの最
上位の値Ｂ7 が与えられる。１ビットの商決定部１２ｂ
において、値Ｂ7 は８ビットの余りＲ8 の最後尾に付加
され、９ビットのデータを生成し、これを除数Ｂで除算
する。図１５は１ビットの商決定部１２ｂにおける演算
を筆算の形式で示した説明図である。これに示されるよ
うに、余りＲ8 の最後尾に値Ｂ7 を付加して除数Ｂで除
算することは、小数点以下２桁目の１ビットの商を決定
することに関する限り、１７ビットの新たな被除数を除
数Ｂで除算することと等価である。１ビットの商決定部
１２ｂにおいて小数点以下２桁目の１ビットの商ｑ6 及
び８ビットの余りＲ7 が求められる。
【００６８】以下同様にして１ビットの商決定回路１２
ｃ〜１２ｈには、それぞれ前段の１ビットの商決定回路
１２ｂ〜１２ｇで求められた余りＲ7 〜Ｒ2 が与えられ
る。そしてそれぞれ除数Ｂと共に除数Ｂを構成する１ビ
ットＢ6 〜Ｂ1 が与えられ、余りＲ7 〜Ｒ2 のそれぞれ
の最後尾に付加される。そして１ビットの商決定回路１
２ｃ〜１２ｈは１ビットの商ｑ5 〜ｑ0 を出力する。
【００６９】このように、各１ビットの商決定回路にお
いて被除数の末尾に除数を構成する１ビットを順に付加
することにより、実質的に１７ビットの新たな被除数を
除数Ｂで除算することになる。従って、「（Ｂ−０）基
本的思想」で述べたように、小数点以下９ビット目を丸
めて小数点以下８ビットまでの商を得ることができる。
【００７０】なお、８ビットの被除数Ａを８ビットの除
数Ｂ（＞Ａ）で除算して小数点以下８桁目を丸めて小数
点以下７桁までの商を得る場合には、新たな被除数は
（Ａ7Ａ6 …Ａ0 Ｂ7 Ｂ6 …Ｂ）の１６ビットとなるの
で、１ビットの商決定回路１２ａは不要である。図１６
はかかる場合に用いられる除算回路２０１ａの構成を示
す回路図である。１ビットの商決定回路１２ｂには余り
Ｒ8 の代わりに被除数Ａが与えられる。そして１ビット
の商決定回路１２ｂにおいて、被除数Ａの末尾にＢ7 が
付加される。その後の演算処理は除算回路２０１と同様
である。
【００７１】また、８ビットの被除数Ａを８ビットの除
数Ｂ（＞Ａ）で除算して小数点以下１０桁目を丸めて小
数点以下９桁までの商を得る場合には、新たな被除数は
（Ａ7 Ａ6 …Ａ0 ００Ｂ7 Ｂ6 …Ｂ）の１８ビットとな
るので、１ビットの商決定回路１２ｘが更に必要であ
る。図１７はかかる場合に用いられる除算回路２０１ｂ
の構成を示す回路図である。１ビットの商決定回路１２
ｘには被除数Ａ及び除数Ｂ並びに一桁の値“０”が与え
られ、９ビットの数（Ａ7 Ａ6 …Ａ0 ０）を除数Ｂで除
算して１ビットの商ｑ8 及び８ビットの余りＲ9 が得ら
れる。そして１ビットの商決定回路１２ａにおいて、余
りＲ9 の末尾に一桁の値“０”が付加される。その後の
演算処理は除算回路２０１と同様である。
【００７２】上記の除算回路２０１，２０１ａ，２０１
ｂは、従来の除算回路と比較して丸め回路５が不要であ
り、かつ１ビットの商決定回路も１段少なくて済む。し
かも従来の除算回路で用いられていたと同一の構成の１
ビットの商決定回路を用いているので、一段当たりの回
路規模はほぼ同じである。従って、従来の技術に比較し
て回路規模が減少し、かつ高速な処理が可能である。
【００７３】（Ｂ−２）第５実施例：前記第４実施例で
は、丸めるべき位置が小数点から数えて被除数の桁数
（８桁）以上（小数点以下８，９，１０桁目）に存在し
ていた場合について例示された。そのため「新たな被除
数」の計算は比較的単純であった。しかし、丸めるべき
位置が小数点から数えて被除数の桁数（８桁）未満に存
在する場合には１ビットの商決定回路の前に加算器を設
ける必要が有る場合も生じる。この第５実施例はかかる
場合に対応するものである。
【００７４】図１８は、この発明にかかる除算回路２０
２の構成を示す回路図である。除算回路２０２は８ビッ
トの被除数Ａを８ビットの除数Ｂ（＞Ａ）で除算して小
数点以下５桁目を丸めて小数点以下４桁までの商を得る
回路であり、１ビットの商決定部１２ｂ〜１２ｅ及び加
算器１９が備えられている。
【００７５】新たな被除数（Ａ＋Ｂ×２-5）の演算結果
は、〔Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 ，Ａ3 ，（Ａ2 ＋
Ｂ7 ），（Ａ1 ＋Ｂ6 ），（Ａ0 ＋Ｂ5 ），Ｂ4 ，
Ｂ3 ，Ｂ2 ，Ｂ1 ，Ｂ0 〕の１３ビットとなる。そのた
めに加算器１９において除数Ｂの最上位から３桁の値を
被除数Ａの最下位の３桁に加える。即ち、加算器１９に
は除数Ａ及び除数Ｂを構成する比較的上位の３桁Ｂ7 Ｂ
6 Ｂ5 が与えられる。
【００７６】いま、２進数で表記してＡ÷Ｂ＜０．１１
１１１である場合を考える。この場合には求めるべき
（丸められた後の）商２２は１未満であり、小数点以上
の桁においてはその値は“０”である。したがって加算
器１９の出力Ｒ5 は８ビットで表される。出力Ｒ5 は新
たな被除数（Ａ＋Ｂ×２-5）の上位から８桁に相当す
る。
【００７７】１ビットの商決定部１２ｂには加算器１９
の出力Ｒ5 が与えられ、また除数Ｂも与えられる。そし
て除数Ｂの上位から４桁目の値Ｂ4 も与えられ、加算器
１９の出力Ｒ5 の最後尾に付加される。１ビットの商決
定部１２ｂでは第４実施例と同様にして除算が行われ
る。図１９は１ビットの商決定部１２ｂにおける演算を
筆算の形式で示した説明図である。これに示されるよう
に、出力Ｒ5 の最後尾に値Ｂ4 を付加して除数Ｂで除算
することは、小数点以下１桁目の１ビットの商を決定す
ることに関する限り、１３ビットの新たな被除数を除数
Ｂで除算することと等価である。１ビットの商決定部１
２ｂにおいて小数点以下１桁目の１ビットの商ｑ3 及び
８ビットの余りＲ4 が求められる。
【００７８】以下、第４実施例と同様にして１ビットの
商ｑ2 ，ｑ1 ，ｑ0 が順次求められてゆき、小数点以下
第４位にある商ｑ0 を求めることで所望の商２２は得ら
れることになる。
【００７９】この第５実施例においても第４実施例と同
様に、新たな被除数の全体を一度に求める演算は不要で
あり、小数点以下において求めるべき桁と同じ数だけの
１ビットの商決定部のみで構成され、丸め回路５が不要
な代わりに加算器１９が必要であるので、結局回路構成
は従来の場合と比較して１段少なくなる。よって回路規
模を減少し、高速の処理が可能である。
【００８０】なお、２進数で表記してＡ÷Ｂ＜０．１１
１１１が満たされない場合においてもこの発明を適用す
ることができる。この場合には求めるべき（丸められた
後の）商２２は１以上であり、小数点以上の桁において
はその値は“１”である。したがって加算器１９の出力
Ｒ5 は９ビットで表される。出力Ｒ5 は新たな被除数
（Ａ＋Ｂ×２-5）の上位から９桁に相当する。
【００８１】図２０は、被除数Ａと除数Ｂとの間にこの
ような関係が生じる可能性がある場合にこの発明を適用
した除算回路２０３の構成を示す回路図である。除算回
路２０３は除算回路２０２の加算器１９と１ビットの商
決定部１２ｂとの間に１ビットの商決定部１２ａを新た
に設けた構成を有している。加算器１９は除算回路２０
２において機能したのと同様にして、除数Ａに除数Ｂを
構成する比較的上位の３桁Ｂ7 Ｂ6 Ｂ5 を最下位の桁を
合わせて加算する。そしてその結果、９ビットの出力Ｒ
6 を１ビットの商決定部１２ａに与える。
【００８２】１ビットの商決定部１２ａには除数Ｂが与
えられ、小数点以上１桁目の商ｑ4が求められる。２進
数で表記してＡ÷Ｂ＜０．１１１１１であればｑ4 は値
０を、それ以外では値１をとる。１ビットの商決定部１
２ａは商ｑ4 の他に８ビットの余りＲ5 を出力する。
【００８３】この後の演算処理は除算回路２０２と同様
であり、小数点以下第５位を丸めて得られる小数点以下
第４位までの商２２が得られる。
【００８４】除算回路２０３は従来の技術と同様に、小
数点以下において求めるべき桁の数よりも一つ多い１ビ
ットの商決定部が要求される。また丸め回路５が不要な
代わりに加算器１９が必要である。このため、回路規模
を従来よりも大きく低減することはできない。しかし、
従来の場合には、小数点以下所望の桁よりも一つ低い桁
まで一旦求めてから最終的に得たい商が求められるのに
対し、除算回路２０３は既に丸めた後の結果を最上位か
ら順に得ることができる。これは最終的に得たい結果が
部分的にであれ、最も重要な情報を有する最上位の桁か
ら得られるという点で有利である。
【００８５】なお、上記の実施例においては値が全て２
進数で表記される場合について示したが、この発明は２
進数の乗算、除算にのみ適用できるのではなく、一般的
にＤ進数（Ｄは２以上の整数）の乗算、除算にも適用で
きる。この場合、乗算回路における補助数は、Ｄの半分
以上の数であって、かつ最小の値を選ぶことができる。
【００８６】
【発明の効果】以上のように、この発明によれば、除算
回路における丸め処理を、除算処理中に取り入れたの
で、別途丸め処理用の回路を設ける必要がなく、演算の
処理段数が減り、回路規模が小さく、かつ演算処理が速
くなるという効果がある。
【００８７】
【００８８】
【００８９】
【００９０】特に除算回路の第１及び第２の態様では、
それぞれＫ＝Ｎ−１、Ｋ＞Ｎ−１の場合に適している。
【００９１】また除算回路の第３及び第４の態様は、い
ずれもＫ＜Ｎ−１の場合に適しているが、特に前者は丸
められた商が１未満であることがわかっている場合に、
後者は丸められた商が１未満であるか否かが不明である
場合に、それぞれ適している。
【図面の簡単な説明】
【図１】この発明の第１実施例を説明する回路図であ
る。
【図２】この発明の第１実施例を説明する回路図であ
る。
【図３】この発明の第１実施例を説明する回路図であ
る。
【図４】この発明の第１実施例を説明する回路図であ
る。
【図５】この発明の第１実施例を説明する回路図であ
る。
【図６】この発明の第１実施例を説明する回路図であ
る。
【図７】この発明の第１実施例を説明する回路図であ
る。
【図８】この発明の第１実施例を説明する回路図であ
る。
【図９】この発明の第２実施例を説明する回路図であ
る。
【図１０】この発明の第３実施例を説明する回路図であ
る。
【図１１】この発明の第３実施例を説明する回路図であ
る。
【図１２】この発明の第３実施例を説明する回路図であ
る。
【図１３】この発明の第４実施例を説明する回路図であ
る。
【図１４】この発明の第４実施例を説明する説明図であ
る。
【図１５】この発明の第４実施例を説明する説明図であ
る。
【図１６】この発明の第４実施例を説明する回路図であ
る。
【図１７】この発明の第４実施例を説明する回路図であ
る。
【図１８】この発明の第５実施例を説明する回路図であ
る。
【図１９】この発明の第５実施例を説明する説明図であ
る。
【図２０】この発明の第５実施例を説明する回路図であ
る。
【図２１】従来の技術を説明する回路図である。
【図２２】従来の技術を説明する回路図である。
【図２３】従来の技術を説明する回路図である。
【図２４】従来の技術を説明する回路図である。
【符号の説明】
１０１，１０２ 乗算回路 ２０１，２０１ａ，２０１ｂ，２０２，２０３ 除算回
路 １ａ，Ｘ7 〜Ｘ0 被乗数 １ｂ，Ｙ7 〜Ｙ0 乗数 Ａ 被除数 Ｂ 除数 ３１ａ，３３ａ 部分積生成部 ３１ｂ，３３ｂ，３３ｃ 加算処理部 ３３１〜３３４ Ｂｏｏｔｈ部分積生成回路 ６ 部分積群 Ｃij（０≦ｉ，ｊ≦３） 部分積 ７ａ〜７ｐ 半加算器 ８ａ〜８ｖ 全加算器 １３ 丸め処理用ハーフアダー
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 G06F 7/52

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｄ進数においてＭ桁で表される被除数Ａ
    （＝Ａ (M-1) …Ａ 1 Ａ 0 ）を、Ｄ進数においてＮ桁で表
    されて前記被除数Ａよりも大きな除数Ｂ（＝Ｂ (N-1) …
    Ｂ 1 Ｂ 0 ）で除算し、小数点以下（Ｋ＋１）桁目を丸め
    て得られる小数点以下Ｋ桁までの商を求める除算回路で
    あって、 （ｘ−１）前記被除数Ａと、前記除数Ｂの少なくとも上
    位から（２Ｎ−Ｍ−１）桁とを、前記除数Ｂの最上位の
    桁をＤ (N-K-2) の位に、前記被除数Ａの最下位の桁をＤ
    0 の位に、それぞれ揃えつつ加算して新たな被除数Ｃを
    得る加算手段と、 （ｘ−２）前記新たな被除数Ｃを前記除数Ｂで除算して
    小数点以下Ｋ桁までの商を求める除算処理手段と、 を備える除算回路。
  2. 【請求項２】 Ｄ進数においてＭ桁で表される被除数Ａ
    （＝Ａ (M-1) …Ａ 1 Ａ 0 ）を、Ｄ進数においてＮ桁で表
    されて前記被除数Ａよりも大きな除数Ｂ（＝Ｂ (N-1) …
    Ｂ 1 Ｂ 0 ）で除算する除算回路であって、 （ａ−１）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、第１及び第２の出力端と、を有
    し、前記第１入力端に与えられた値の末尾に前記第３入
    力端に与えられた値を付加して得られる数を得て、これ
    を前記除数Ｂで除すことによって得られる１桁の第ｉ
    （１≦ｉ≦（２Ｎ−Ｍ−２））の商及び第ｉの余りＲ i
    とをそれぞれ前記第１及び第２の出力端に出力する第ｉ
    の商決定部と、 （ａ−２）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、出力端と、を有し、前記第１入
    力端に与えられた値の末尾に前記第３入力端に与えられ
    た値を付加して得られる数を得て、これを前記除数Ｂで
    除すことによって得られる１桁の第（２Ｎ−Ｍ−１）の
    商を前記出力端に出力する第（２Ｎ−Ｍ−１）の商決定
    部と、 を備え、 （ｂ−１）前記第１の商決定部の前記第１入力端には前
    記被除数Ａが与えられ、 （ｂ−２）前記第ｊ（２≦ｊ≦（２Ｎ−Ｍ−１））の商
    決定部の前記第１入力端には前記第（ｊ−１）の余りＲ
    (j-1) が与えられ、 （ｃ−１）前記第ｉの商決定部の前記第３入力端には前
    記除数Ｂの上位からｉ番目の桁の値Ｂ (N-i) が与えら
    れ、 （ｃ−２）前記第（２Ｎ−Ｍ−１）の商決定部の前記第
    ３入力端には前記除数Ｂの上位から（２Ｎ−Ｍ−１）番
    目の桁の値Ｂ (M-N+1) が与えられる、 除算回路。
  3. 【請求項３】 Ｄ進数においてＭ桁で表される被除数Ａ
    （＝Ａ (M-1) …Ａ 1 Ａ 0 ）を、Ｄ進数においてＮ桁で表
    されて前記被除数Ａよりも大きな除数Ｂ（＝Ｂ (N-1) …
    Ｂ 1 Ｂ 0 ）で除算する除算回路であって、 （ａ−１）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、第１及び第２の出力端と、を有
    し、前記第１入力端に与えられた値の末尾に前記第３入
    力端に与えられた値を付加して得られる数を得て、これ
    を前記除数Ｂで除すことによって得られる１桁の第ｉ
    （１≦ｉ≦（Ｎ−Ｍ＋Ｋ−１），Ｋ＞（Ｎ−１））の商
    及び第ｉの余りＲ i とをそれぞれ前記第１及び第２の出
    力端に出力する第ｉの商決定部と、 （ａ−２）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、出力端と、を有し、前記第１入
    力端に与えられた値の末尾に前記第３入力端に与えられ
    た値を付加して得られる数を得て、これを前記除数Ｂで
    除すことによって得られる１桁の第（Ｎ−Ｍ＋Ｋ）の商
    を前記出力端に出力する第（Ｎ−Ｍ＋Ｋ）の商決定部
    と、 を備え、 （ｂ−１）前記第１の商決定部の前記第１入力端には前
    記被除数Ａが与えられ、 （ｂ−２）前記第ｊ（２≦ｊ≦（Ｎ−Ｍ＋Ｋ））の商決
    定部の前記第１入力端には前記第（ｊ−１）の余りＲ
    (j-1) が与えられ、 （ｃ−１）前記第ｋ（１≦ｋ≦（Ｋ−Ｎ＋１））の商決
    定部の前記第３入力端には値“０”を入力し、 （ｃ−２）前記第ｍ（（Ｋ−Ｎ＋２）≦ｍ≦（Ｎ−Ｍ＋
    Ｋ−１））の商決定部 の前記第３入力端には前記除数Ｂ
    の上位から（ｍ−（Ｋ−Ｎ＋１））番目の桁の値Ｂ
    (N-(m-K-N+1)) が与えられ、 （ｃ−３）前記第（Ｎ−Ｍ＋Ｋ）の商決定部の前記第３
    入力端には前記除数Ｂの上位から（２Ｎ−Ｍ−１）番目
    の桁の値Ｂ (M-N+1) が与えられる、 除算回路。
  4. 【請求項４】 Ｄ進数においてＭ桁で表される被除数Ａ
    （＝Ａ (M-1) …Ａ 1 Ａ 0 ）を、Ｄ進数においてＮ桁で表
    されて前記被除数Ａよりも大きな除数Ｂ（＝Ｂ (N-1) …
    Ｂ 1 Ｂ 0 ）で除算する除算回路であって、 （ａ）前記被除数Ａを入力する第１入力端と、前記除数
    Ｂの最上位の桁から（Ｎ−１−Ｋ）番目（Ｋ＜Ｎ−１）
    の桁までの値Ｂ (N-1) Ｂ (N-2) …Ｂ k Ｂ (K+1) を入力す
    る第２入力端と、前記第１及び第２の入力端に与えられ
    た値のそれぞれの最下位の桁を揃えて加算した加算結果
    を出力する出力端を有する加算器と、 （ｂ−１）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、第１及び第２の出力端と、を有
    し、前記第１入力端に与えられた値の末尾に前記第３入
    力端に与えられた値を付加して得られる数を得て、これ
    を前記除数Ｂで除すことによって得られる１桁の第ｉ
    （１≦ｉ≦（Ｎ−Ｍ＋Ｋ−１））の商及び第ｉの余りＲ
    i とをそれぞれ前記第１及び第２の出力端に出力する第
    ｉの商決定部と、 （ｂ−２）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、出力端と、を有し、前記第１入
    力端に与えられた値の末尾に前記第３入力端に与えられ
    た値を付加して得られる数を得て、これを前記除数Ｂで
    除すことによって得られる１桁の第（Ｎ−Ｍ＋Ｋ）の商
    を前記出力端に出力する第（Ｎ−Ｍ＋Ｋ）の商決定部
    と、 を備え、 （ｃ−１）前記第１の商決定部の前記第１入力端には前
    記加算結果が与えられ、 （ｃ−２）前記第ｊ（２≦ｊ≦（Ｎ−Ｍ＋Ｋ））の商決
    定部の前記第１入力端には前記第（ｊ−１）の余りＲ
    (j-1) が与えられ、 （ｄ−１）前記第ｉの商決定部の前記第３入力端には前
    記除数Ｂの上位から（ ｉ＋（Ｎ−１−Ｋ））番目の桁の
    値Ｂ (K-i+1) が与えられ、 （ｄ−２）前記第（Ｎ−Ｍ＋Ｋ）の商決定部の前記第３
    入力端には前記除数Ｂの上位から（２Ｎ−Ｍ−１）番目
    の桁の値Ｂ (M-N+1) が与えられる、 除算回路。
  5. 【請求項５】 Ｄ進数においてＭ桁で表される被除数Ａ
    （＝Ａ (M-1) …Ａ 1 Ａ 0 ）を、Ｄ進数においてＮ桁で表
    されて前記被除数Ａよりも大きな除数Ｂ（＝Ｂ (N-1) …
    Ｂ 1 Ｂ 0 ）で除算する除算回路であって、 （ａ）前記被除数Ａを入力する第１入力端と、前記除数
    Ｂの最上位の桁から（Ｎ−１−Ｋ）番目の桁までの値Ｂ
    (N-1) Ｂ (N-2) …Ｂ k Ｂ (K+1) を入力する第２入力端
    と、前記第１及び第２の入力端に与えられた値のそれぞ
    れの最下位の桁を揃えて加算した加算結果を出力する出
    力端を有する加算器と、 （ｂ−１）前記加算結果が入力される第１入力端と、前
    記除数Ｂを入力する第２入力端と、前記加算結果を前記
    除数Ｂで除すことによって得られる１桁の第１の商及び
    Ｍ桁の第１の余りＲ１とをそれぞれ出力する第１及び第
    ２の出力端と、を有する第１の商決定部と、 （ｂ−２）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、第１及び第２の出力端と、を有
    し、前記第１入力端に与えられた値の末尾に前記第３入
    力端に与えられた値を付加して（Ｍ＋１）桁で表される
    数を得て、これを前記除数Ｂで除すことによって得られ
    る１桁の第ｉ（２≦ｉ≦（Ｎ−Ｍ＋Ｋ））の商及びＭ桁
    の第ｉの余りＲ i とをそれぞれ前記第１及び第２の出力
    端に出力する第ｉの商決定部と、 （ｂ−３）第１入力端と、前記除数Ｂを入力する第２入
    力端と、第３入力端と、出力端と、を有し、前記第１入
    力端に与えられた値の末尾に前記第３入力端に与えられ
    た値を付加して（Ｍ＋１）桁で表される数を得て、これ
    を前記除数Ｂで除すことによって得られる１桁の第（Ｎ
    −Ｍ＋Ｋ＋１）の商を前記出力端に出力する第（Ｎ−Ｍ
    ＋Ｋ＋１）の商決定部と、 を備え、 （ｃ−１）前記第ｉの商決定部の前記第１入力端には前
    記第（ｉ−１）の余りＲ (i-1) が与えられ、 （ｃ−２）前記第（Ｎ−Ｍ＋Ｋ＋１）の商決定部の前記
    第１入力端には前記第（Ｎ−Ｍ＋Ｋ）の余りＲ (N-M+K)
    が与えられ、 （ｄ−１）前記第ｉの商決定部の前記第３入力端には前
    記除数Ｂの上位から（ｉ＋（Ｎ−２−Ｋ））番目の桁の
    値Ｂ (K-i+2) が与えられ、 （ｄ−２）前記第（Ｎ−Ｍ＋Ｋ＋１）の商決定部の前記
    第３入力端には前記除数Ｂの上位から（２Ｎ−Ｍ−１）
    番目の桁の値Ｂ (M-N+1) が与えられる、除算回路。
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