JPH05216627A - 乗算器および乗算方法 - Google Patents

乗算器および乗算方法

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JPH05216627A
JPH05216627A JP4174486A JP17448692A JPH05216627A JP H05216627 A JPH05216627 A JP H05216627A JP 4174486 A JP4174486 A JP 4174486A JP 17448692 A JP17448692 A JP 17448692A JP H05216627 A JPH05216627 A JP H05216627A
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bit
lut
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JP4174486A
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Wolf-Ekkehard Blanz
ウォルフ、エックハルト、ブランツ
Charles E Cox
チャールズ、エドウィン、コックス
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

(57)【要約】 （修正有） 【目的】 ハードウェアを低減する乗算器および乗算方
法を提供する。 【構成】 Ｎビット数Ｘ（ｔ）にＭビット数Ｃを掛ける
ため、Ｎビットの数をレジスタ２０でビット群Ｘ
１（ｔ），Ｘ０（ｔ）に分割し、各ビット群はＬＵＴ３
０，２５で（（Ｎ／Ｋ）＋Ｍ）ビットを有する値を生成
する。最高優先順位の第１の値は、隣接するＬＵＴの出
力の値によって上位の重みのビット位置にＮ／Ｋビット
ずつ桁送りされる。ＬＵＴのそれらの値は部分積を形成
するために加算される。桁送りして（（２Ｎ／Ｋ）＋
Ｍ）ビットを得る加算するプロセスは、優先順位の各自
の順位でＸ（ｔ）の残りのビット群について反復され
る。多数のＫ／２の加算の結果は、単一の結果が得られ
るまで、加算器ツリーに送られ、この単一の結果がＣと
Ｘ（ｔ）との（Ｎ＋Ｍ）ビットの積である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタルコンピュー
タおよびデータ処理システムに関する。詳細には、本発
明は、乗算器用途で使用するための計算用コンピュータ
に関する。さらに詳しく言えば、本発明は、演算を実行
するために必要な電子回路の複雑さおよび数量を減ら
す、２つのオペランドを掛けるための乗算器および乗算
方法に関する。
【０００２】
【従来の技術および発明が解決しようする課題】変数に
ロード可能な定数を掛けるというタスクは、大多数のコ
ンピュータ用途によって要求される。特に、ディジタル
信号処理、および、ニューラルネットワークの実施は、
そのような用途の２つである。両者とも、その適用は、
変数と定数との多数の乗算によって特徴づけられる。変
数がニューラルノードから受信されたものであれ、時間
標本化信号であれ、同一形式の数理演算が要求される。
本発明は、これらの形式の用途に関して変数に定数を掛
ける基本タスクを実行するための技法である。この技法
およびその利点は、乗算を要求するいずれのコンピュー
タ動作にも適用できる。この技法は、特に、それらの用
途において生じる反復的乗算の数の多さゆえに、ディジ
タルフィルタおよびニューラルネットワークに適用でき
る。以下に説明する技法は、本技法が他のコンピュータ
用途に適用可能であることが理解されるとしても、例示
目的のためにディジタルフィルタの文脈で説明する。
【０００３】ディジタルフィルタリングは、アナログ信
号を解析し修正するための技法である。この技法は、第
ｊ段がフィルタ入力Ｘ（ｔ）の瞬時値とフィルタ段係数
Ｃｊとを掛けることによって生じる積を生成する、多段
装置によって実施される。例えば、ディジタル有限イン
パルス応答（ＦＩＲ）フィルタは、(1) 式によって表現
される。
【０００４】 (1) 式は、一定の係数を備えるＦＩＲフィルタを表現し
ている。(1) 式のフィルタを実施する装置は、多数の段
を含む。各段で、第ｉ係数Ｃｉは、入力信号Ｘ（ｔ）の
大きさと掛けられ、積を生じる。Ｙ（ｔ）は、Ｊ＋１段
の積全部の和を取ることによって得られる。(1) 式のＦ
ＩＲフィルタは図１の装置によって表現される。図１で
は、Ｘ（ｔ）は乗算器１０で係数Ｃｊと掛けられ、積Ｙ
ｊはレジスタＲｊに格納される。積Ｙｊは加算器１５で
Ｃ（ｊ−１）とＸ（ｔ）との積に加算され、中間結果Ｙ
（ｊ−１）として格納される。その後、それらの中間結
果は、ｉ＝０になるまで、Ｃｉ（ｉ＝ｊから０まで）お
よびＸ（ｔ）の連続する積に加算され格納される。Ｙ
（ｔ）は、それらの中間結果と、Ｘ（ｔ）が掛けられた
Ｃｉとの和である。
【０００５】ディジタルフィルタの実効性は、Ｙ（ｔ）
を計算し得る速度に依存する。標本化され修正された信
号Ｙ（ｔ）は、時間において対応するＸ（ｔ）にできる
限り近くなければならない。Ｙ（ｔ）の計算が遅い場
合、段の数は、Ｙ（ｔ）がより高速に計算できるように
するために減らされ、その結果、Ｘ（ｔ）は時間領域で
より近くＹ（ｔ）に対応する。しかし、段数を減らすこ
とはＸ（ｔ）を修正する際の精度を低下させる。すなわ
ち、段が少なくなるので、Ｙ（ｔ）の大きさを決定する
際の精度を低下させる。従って、Ｙ（ｔ）の計算をより
高速にすることは、同一の処理時間についてより多数の
段を含むことができるので、出力の精度を向上させる。
【０００６】Ｙ（ｔ）を求める速度における重要な要因
は、ディジタルフィルタの乗算器の速度である。高速２
進乗算器は、任意の２つのオペランドを受け入れ、それ
らのオペランドの積を生成する。通常、これらの乗算器
は、Ｃｉの各ビットについて桁送りして加算するので、
加算器よりもずっと低速であり、これが一般に、単一の
乗算機能を完了するのにコンピュータの数クロックサイ
クルを要する。ブースのアルゴリズム（Booths Algorit
hm）といった、桁送りし加算されるビットの数を減らす
ための特殊なアルゴリズムを使用しても、それらの乗算
器は、速度および精度が要求される多数のフィルタ用途
にとって十分に高速とはならない。
【０００７】この問題の解決策は、その一般的な乗算器
を、ディジタルフィルタ環境で乗算器の機能を付与する
ルックアップテーブル（以下、ＬＵＴとも言う）で代替
することであった。ＬＵＴは、Ｘ（ｔ）と単一の係数Ｃ
ｊとの生じ得る全部の積を格納している。これが可能で
あるのは、Ｘ（ｔ）が、Ｘ（ｔ）について有限数の値し
か存在しないことを意味する有限数のビットによって表
現されているからである。有限数の値のそれぞれとＣｊ
との積は、Ｘ（ｔ）の値がＸ（ｔ）とＣｊとの積のＬＵ
Ｔにおけるアドレスであるように、ＬＵＴに配列されて
いる。ちょうどディジタルフィルタの各段について乗算
器が存在するように、各Ｃｉ（ｉ＝０からｊまで）につ
いてのＬＵＴが存在する。Ｘ（ｔ）が各種ＬＵＴをアド
レス指定すると、対応する積がディジタルフィルタの加
算器１５に出力される。ＬＵＴの使用は、アドレス指定
・検索動作が多数の桁送り・加算動作よりも高速である
ので、乗算器よりもずっと高速である。その結果、高速
なディジタルフィルタが得られる。ＬＵＴの使用は、Ｃ
ｊが一定である（または、ほとんど変化しない）ので、
積は再使用され、一度だけ（または、まれに）生成すれ
ばよいので、ディジタルフィルタでは実用的である。デ
ィジタルフィルタの速度の問題に対するこの解決策に伴
う課題は、ＬＵＴが乗算器よりも相当大規模になること
である。ＮビットのＸ（ｔ）とＭビットのＣｊの乗算
は、（Ｎ＋Ｍ）ビットの積を生じる。Ｘ（ｔ）について
２Ｎ個の可能な数が存在するので、これは、各ＬＵＴに
ついて２Ｎｘ（Ｎ＋Ｍ）ビットの記憶域を必要とさせ
る。通常の８ｘ８ビットの乗算は、１つのＬＵＴについ
て４０９６ビットの記憶域を要求する。このような記憶
域の要求条件は、ディジタルフィルタの他の部分を構成
する残りの回路に比べて極めて高価である。
【０００８】本発明の目的は、データ処理システムにお
ける乗算方法を改善することである。本発明の第２の目
的は、データ処理システムにおける変数と定数との乗算
方法を改善することである。本発明の第３の目的は、デ
ータ処理システムにおける乗算器のコストを低減させる
ことである。本発明の第４の目的は、データ処理システ
ムにおける乗算器の大きさを縮小させることである。
【０００９】
【課題を解決するための手段】本発明は、Ｎビット数Ｘ
（ｔ）にＭビット数Ｃを掛けるための方法および装置で
ある。本発明はまた、上述の数を掛ける方法を用いる乗
算器を製作する方法を含む。２つの数を掛けるための本
発明は、Ｎビットの数をＫ個の非オーバラップビット群
に分割する。このビット群は、値Ｘ（ｔ）の最下位ビッ
トに対応する０から、値Ｘ（ｔ）の最上位ビットに対応
するＫ−１までの範囲の優先順位を有する。各ビット群
は、ＬＵＴの第１の値にアクセスするアドレスとして機
能する。各ビット群に対応する単一のＬＵＴが存在す
る。各ビット群は、その値が対応するビット群の優先順
位を有するＬＵＴから値を生成する。ＬＵＴのそれらの
値は、異なるＬＵＴのそれぞれについて異なっている定
数と、ＣとそのＬＵＴが対応するビット群の２進値との
積との和を表現している。その値は、Ｎ／Ｋビット数と
Ｍビット数との積が（（Ｎ／Ｋ）＋Ｍ）ビットであるの
で、（（Ｎ／Ｋ）＋Ｍ）ビットを有する。下位のＬＵＴ
の最下位（Ｎ／Ｋ）ビットは、（（２Ｎ／Ｋ）＋Ｍ）ビ
ットの結果の下位（Ｎ／Ｋ）ビットを形成する。その結
果の次の優先順位のＭビットは、下位のＬＵＴからのＭ
ビットと上位のＬＵＴからのＭビットとの加算によって
得られる。その結果の上位（Ｎ／Ｋ）ビットは上位のＬ
ＵＴの上位（Ｎ／Ｋ）ビットから得られる。上位（Ｎ／
Ｋ）ビットは、Ｍビット加算器の桁上げ出ビットから増
分される。
【００１０】高位および低位の優先順位のビット群に対
応している１組の値にアクセスし、（（２Ｎ／Ｋ）＋
Ｍ）ビットの結果を形成するプロセスは、高位から低位
へ、優先順位の各自の順位でＸ（ｔ）の残りのビット群
によって反復される。多数のＫ／２個の加算の結果は、
その後、単一の結果が得られるまで、高位の優先順位の
加算器の結果を低位の優先順位の加算器の結果に連続的
に加算する加算器ツリーに送られる。この単一の結果が
ＣとＸ（ｔ）との（Ｎ＋Ｍ）ビットの積である。この積
の正しい結果が加算器ツリーから得られる理由は、ビッ
ト群に対応するＬＵＴに加算された個々の定数が、高位
の優先順位のビットを増分し、ＬＵＴ全体よりも小さい
結果を加算する効果により、最終結果を補償するからで
ある。
【００１１】
【実施例】本発明の第１の好ましい実施例を、乗算器１
０において８ビット変数に８ビット定数を掛ける特定の
例について、図２に例示する。詳細には、Ｘ（ｔ）は、
レジスタ２０に一時的に格納された８ビットを有する。
定数はＣｊである。レジスタ２０は２つの部分に分割さ
れている。上部Ｘ１はＸ（ｔ）の最上位４ビットを含
み、下部Ｘ０はＸ（ｔ）の最下位４ビットを含む。Ｘ１
は、（（ＣｊｘＸ１）−１２８）の１６個（２4 ）の生
じ得る結果を含むルックアップテーブル（ＬＵＴ）３０
のアドレスとして使用される。ＬＵＴ３０からの１６個
の生じ得る結果は１２ビット幅である。Ｘ１によってア
ドレス指定されるこの１２ビットの結果は、２つの部分
に分かれる。下位８ビットは加算器３５に送られる。加
算器３５は、ＬＵＴ３０からの下位８ビットを、Ｘ０に
よってアドレス指定されるＬＵＴ２５からの上位８ビッ
トに加算する。ＬＵＴ２５の出力は常に正であり、従っ
て、符号なしである。ＬＵＴ３０の出力は恐らく負であ
り、従って、符号付きである。加算器３５の８ビット出
力は、最終結果Ｙｊの中間位置の８ビットとして出力４
０に送られる。
【００１２】加算器３５がこれら２つの８ビット数の加
算によって桁あふれビットを生じた場合、その桁あふれ
ビットは増分手段３７に送られる。増分手段３７はその
桁あふれビットをＬＵＴ３０からの上位４ビットに加算
する。増分手段３７から得られた４ビットは、結果の上
位４ビットとして出力に送られる。また、Ｘ０は、Ｘ１
と類似の形でＬＵＴ２５のアドレスとして使用される。
ＬＵＴ２５は、（（ＣｊｘＸ０）＋２０４８）の１６個
の生じ得る結果を含む。この１６個の生じ得る結果は１
２ビット幅である。Ｘ０によってアドレス指定されるこ
の１２ビットの結果は、２つの部分に分かれる。下位４
ビットは、結果の下位４ビット（Ｙｊ0−Ｙｊ3 ）とし
て出力４０に直接送られる。ＬＵＴ２５からの結果の次
の上位８ビットは、上述と同様にして、ＬＵＴ３０から
の８ビットに加算される。
【００１３】図３はさらに加算器３５および増分手段３
７を例示する。加算器３５は、８個の全加算器セル３３
を含む。各全加算器セル３３は、３つの入力ビットおよ
び２つの出力ビットを有する。１つの入力ビットは桁上
げ入ビットＣｉであり、１つの出力ビットは桁上げ出ビ
ットＣｏである。その他の２つの入力ビットは加算され
る２つの値からのビットである。詳細には、ＬＵＴ２５
の出力をＡ、ＬＵＴ３０の出力をＢと称すれば、Ａのビ
ット４はＢのビット０と加算され、結果Ｙｊのビット４
を生じる。この第１の全加算器セルからの桁上げ出力
は、Ａのビット５およびＢのビット１に加算され、Ｙｊ
のビット５を生じる。このプロセスが出力Ｙｊの６〜１
１について継続される。各全加算器セル３３は、１ビッ
ト出力Ｙｊ＝Ａ（ＸＯＲ）Ｂ（ＸＯＲ）Ｃｉ、および、
桁上げ出ビットＣｏ＝（Ａ（ＡＮＤ）Ｂ）（ＯＲ）（Ａ
（ＡＮＤ）Ｃｉ）（ＯＲ）（Ｂ（ＡＮＤ）Ｃｉ）を有す
る。ビットＹｊ4 〜Ｙｊ11は、結果Ｙｊの８つの中間位
置ビットをなす。
【００１４】その後、Ｙｊのビット１１の加算器セルの
桁上げ出ビットは、増分手段３７の最初のセルの桁上げ
入ビットに送られる。増分手段３７は、４個の半加算器
セル３９を含む。各半加算器セルは、桁上げ入ビットを
Ｂからのビットに加算し、出力ビットを生じる。Ｙｊの
ビット１１の全加算器セルの桁上げ出ビットは、Ｂのビ
ット８に加算され、Ｙｊの出力ビットを生じる。増分手
段３７のこの第１の出力ビットは、結果Ｙｊのビット１
２である。Ｙｊ12の桁上げ出ビットはＹｊ13の桁上げ入
ビットに送られ、Ｂ９に加算されＹｊ13を生じる。半加
算器セルの出力ビットはＢ（ＸＯＲ）Ｃｉであり、桁上
げ出ビットはＢ（ＡＮＤ）Ｃｉである。増分手段３７
は、結果Ｙｊの上位４ビット（Ｙｊ12〜Ｙｊ15）を生じ
る。加算器３５、増分手段３７および出力レジスタ４０
の相互接続は、図２に例示した加算／増分（Ａ／Ｉ）手
段２３を形成する。ビットＹｊ0 〜Ｙｊ15は、（Ｘ
（ｔ）ｘＣｊ）の１６ビットの結果をなす。
【００１５】乗算器１０の動作は、変数Ｘ（ｔ）が、定
数Ｃｊと同様、８ビット符号付き数であることを前提と
する。変数は、Ｘ０およびＸ１の２つの部分に分けるこ
とができる。Ｘ０およびＸ１はそれぞれ、４ビットを有
する。ここで、式（Ｘ（ｔ）ｘＣｊ）は、部分積（（Ｘ
０ｘＣｊ）＋（（２4 ）ｘＸ１ｘＣｊ））の和として表
現することができる。下位部分積は（Ｘ０ｘＣｊ）であ
り、上位部分積は（Ｘ１ｘＣｊ）である。部分積は両方
とも、Ｃｊが符号付きであるので、符号付きである。符
号付き数は、その数の符号を示すために最上位ビットを
使用する。部分積のそれぞれは１２ビット幅であり、こ
の場合、下位部分積の符号拡張、および、上位部分積の
桁送りされる４ビットは差し当たって無視する。従っ
て、ＬＵＴの大きさは（（２4 ）ｘ１２）＝１９２ビッ
トであり、乗算器１０の２つのＬＵＴについて、要求さ
れる合計記憶域は３８４ビットである。これは、８ｘ８
ビット乗算器に関する従来のＬＵＴ方法における４０９
６ビット（２8 ｘ１６）というＬＵＴの大きさと比較す
べきであろう。変数を２つの部分に部分分割し、２つの
部分でＬＵＴを用いることにより、記憶域として費す領
域を、付加的な加算器が費やす場合の約１０分の１に低
減させる。
【００１６】単純に２つの符号付き１２ビット部分積を
加算し、符号付き１６ビットの結果を得る能力は、それ
らの部分積の符号拡張が実施される方式に依存する。下
位部分積の符号拡張、および、加算器の複雑性に関する
その結果は、下位部分積が常に負でないように保証する
ことによって完全に避けられる。この例では、符号付き
１２ビット数は、（−２11）から（２11）−１の範囲で
ある。（２11）を下位部分積に加算することは、下位部
分積が常に負でないことを保証する。（２11）を下位部
分積に加算することは、結果が符号なし数である（すな
わち、常に正）とみなされる限り、１２ビットの結果に
関して桁あふれ状態を生じない。従って、１２ビットの
下位部分積の結果は、０から（２12）−１である。
【００１７】下位部分積および上位部分積の両者とも物
理的に１２ビットを使用するが、それらは１６ビット数
を表現している。これは、Ｘ０およびＸ１の優先順位に
よって可能となっている。上位部分積は、上位部分積の
２４倍の乗算によって（１６ビット表現を行うために）
事実上４ビットずつ桁おくりされる１２ビットである。
これらの下位４ビットは常に０であるので、それらをハ
ードウエアで桁上げする必要はない。このことは、それ
らのビットが下位部分積の下位４ビットに物理的に加算
される必要もないことを意味する。従って、下位部分積
の下位４ビットは出力Ｙｊに直接送られるだけである。
同様に、下位部分積は、その下位部分積の最上位ビット
に付加された（１６ビット数を表現するために）４個の
０を伴う１２ビットとしてみなすことができる。最上位
ビットに付加された０は無意味なので、それらをハード
ウエアで桁上げする必要はない。また、０は物理的に加
算される必要もないので、上位部分積の上位４ビットへ
の加算だけが、増分手段３７によって実行される８ビッ
ト加算器の桁上げ出ビットからのものである。
【００１８】（２11）を下位部分積に加算することを実
行するために、（２11）は上位部分積から減算されなけ
ればならない。この条件は以下のように表現される。 Ｘ（ｔ）＝（（（Ｘ０ｘＣｊ）＋（２11）） ＋（（（２4 ）ｘＸ１ｘＣｊ）−（２11）））． … (2) （２11）の減算は、２11および上位部分積の両者の最下
位４ビットはすべて０であるので、上位部分積の最下位
４ビットに影響しないことに留意されたい。さらに、Ｘ
（ｔ）は、下位部分積が正であっても、やはり符号付き
である。これは上位部分積が符号付きであるからであ
る。(2) 式は以下のように再構成することができる。 Ｘ（ｔ）＝（（（Ｘ０ｘＣｊ）＋（２11）） ＋（（（Ｘ１ｘＣｊ−（２7 ））ｘ（２4 ））））．… (3) 上位部分積を４ビットずつ桁送りすると同時に上位部分
積から（２7 ）＝１２８を減算することにより、
（２11）と下位部分積との加算を補償する。下位部分積
に（２11）を加算すること、および、上位部分積から
（２11）を減算することは、下位部分積の符号拡張の必
要をなくす。これにより、Ｘ（ｔ）がやはり符号付きで
あっても、下位部分積を符号なし数として扱うことが可
能になる。従って、加算器回路は単純化される。上位部
分積および下位部分積から減算された値は、それぞれ、
ＬＵＴ３０および２５に入れられる。これにより、８ビ
ット加算器・増分手段が従来の１６ビット加算器に取っ
て代わることができる。
【００１９】本発明の第２の実施例を、Ｎビット変数Ｘ
（ｔ）にＭビット定数Ｃｊを掛ける、より一般的な例に
関して図４および図５に示す。Ｘ（ｔ）はＫ個の非オー
バラップビット群に分割される。この第２の実施例で
は、ＮおよびＫは、ＮがＫで均等に割り切れるように、
偶数である。さらに、Ｋは２Ｌに等しい（Ｌは０より大
きい整数）。Ｘ（ｔ）は、レジスタ５０に格納され、Ｋ
個のビット群Ｘ（０）〜Ｘ（ｋ−１）に分割される。各
ビット群はＮ／Ｋビットを含む。各ビット群はＫ個のＬ
ＵＴをアドレス指定する。ビット群が奇数である場合、
すなわち、Ｘ（ｋ−１），Ｘ（ｋ−３）・・・Ｘ（１）
の場合、そのビット群は、（（Ｎ／Ｋ）＋Ｍ）ビットの
上位部分積の結果を含むＬＵＴ５２をアドレス指定す
る。ビット群が偶数である場合、すなわち、Ｘ（ｋ−
２），Ｘ（ｋ−４）・・・Ｘ（２）の場合、そのビット
群は、（（Ｎ／Ｋ）＋Ｍ）ビットの下位部分積の結果を
含むＬＵＴ５４をアドレス指定する。各上位部分積の結
果は、事実上、Ｎ／Ｋビットずつ、先行する下位部分積
に対して優先順位の上位に桁送りされる。各上位部分積
の下位Ｍビットおよび先行する下位部分積の上位Ｍビッ
トは加算器６０に送られる。
【００２０】加算器６０は、Ｍビットの結果および桁上
げ出ビットを生成する。桁上げ出ビットは、増分手段５
６で上位部分積の上位Ｎ／Ｋビットに加算される。第１
段加算器６０の結果はレジスタ５８に入れられる。レジ
スタ５８の最上位Ｎ／Ｋビットは増分手段５６からのも
のである。レジスタ５８のその次の最上位Ｍビットは第
１段加算器６０からのものである。レジスタ５８の最下
位Ｎ／Ｋビットは下位部分積の下位Ｎ／Ｋビットからの
ものである。レジスタ５８は（Ｍ＋２Ｎ／Ｋ）ビットの
結果を含む。第１段加算器６０のそれぞれは、Ｘ（ｔ）
の隣接する偶数および奇数ビット群によってアドレス指
定されるＬＵＴ５２および５４からの第１のＭビットの
結果および第２のＭビットの結果を加算する。奇数ビッ
ト群は上位部分積の結果をアドレス指定し、偶数ビット
群は下位部分積の結果をアドレス指定する。Ａ１（ｋ／
２−１），Ａ１（ｋ／２−２）・・・Ａ１（１），Ａ１
（０）と称するＫ／２個の第１段加算器が存在する。Ａ
１（ｋ／２−１）は、最上位ビット群Ｘ（ｋ−１）およ
びＸ（ｋ−２）に割り当てられる。Ｘ（ｔ）の奇数およ
び偶数ビット群の各組について１個の第１段加算器６０
が存在する。
【００２１】第１段加算器６０が奇数である場合、すな
わち、Ａ１（ｋ／２−１），Ａ１（ｋ／２−３）・・・
の場合、レジスタ５８の（２Ｎ／Ｋ＋Ｍ）ビット出力
は、第２段加算器６３の上位部分積として使用される。
第１段加算器６０が偶数である場合、すなわち、Ａ１
（ｋ／２−２），Ａ１（ｋ／２−４）・・・の場合、レ
ジスタ５８の（２Ｎ／Ｋ＋Ｍ）ビット出力は、第２段加
算器６３の下位部分積として使用される。第２段加算器
６３は、レジスタ６４にＭビットを出力するＭビット加
算器である。第２段加算器の桁上げ出ビットは、増分手
段６６で第２段上位部分積の上位２Ｎ／Ｋビットに加算
される。増分手段６６の出力はレジスタ６４にＭビット
を出力するＭビット加算器である。増分手段６６の出力
は、レジスタ６４の最高優先順位２Ｎ／Ｋビットを形成
する。次の低優先順位Ｍビットは第２段加算器６３から
のものである。レジスタ６４の最低優先順位２Ｋ／Ｎビ
ットは第２段の低優先順位からの最低優先順位２Ｋ／Ｎ
ビットである。レジスタ６４は（４Ｎ／Ｋ＋Ｍ）ビット
の結果を含む。
【００２２】隣接する奇数および偶数の第１段加算器の
出力は第２段加算器への入力をなす。第２段加算器は、
第１段加算器と同様にしてＡ２（ｋ／４−１），Ａ２
（ｋ／４−２）・・・という優先順位を有する。第２段
加算器が奇数である場合、すなわち、Ａ２（ｋ／４−
１），Ａ２（ｋ／４−３）・・・の場合、レジスタ６４
の出力は、第３段加算器の上位部分積として使用され
る。第２段加算器が偶数である場合、すなわち、Ａ２
（ｋ／４−２），Ａ２（ｋ／２−４）・・・の場合、レ
ジスタ６４の出力は、第３段加算器の下位部分積として
使用される。第３段レジスタの出力はその後、第４段の
加算器への入力として使用される、というように続いて
行く。これは、加算器段に関係するレジスタの出力が
（Ｎ／２＋Ｍ）ビットを持つまで継続する。その時点
で、（Ｎ／２＋Ｍ）ビットを有する２つのレジスタが存
在するであろうし、それらは両者とも最終加算器段６７
への入力として使用される。最終加算器段６７は、それ
らの各レジスタからのＭビットを加算し、その結果を出
力レジスタ７０に渡す。レジスタ７０の上位Ｎ／２ビッ
トは増分手段６８から入り、レジスタ７０の下位Ｎ／２
ビットは最終加算器段の下位部分積から直接入る。出力
レジスタ７０は、ＣｊとＸ（ｔ）との積である、Ｎ＋Ｍ
ビットの結果Ｙｊを保持する。
【００２３】ＣｊとＸ（ｔ）との積を生じるために上述
のように加算器ツリーで構成されている連続する加算器
段での上位部分積と下位部分積との加算は、それらの部
分積の符号拡張が実施される方式に依存する。特に、本
発明は、Ｘ（ｔ）の最高優先順位ビット群を除き、第１
段加算器の全部の部分積の符号拡張を回避する。第１の
実施例におけるように、定数は、Ｃｊと各ＬＵＴのアド
レスビット群との積に加算される。偶数ビット群に対応
するＬＵＴ５４は、ビット群（すなわち、Ｘ（ｋ−
２））とＣｊとの積に加え、２((N/K)+M)-1)である定数
Ｓ（２ｉ）を含む。定数Ｓ（２ｉ）（ｉ＝０から（（ｋ
／２）−１））は、本発明の第１の実施例におけるよう
に、ＬＵＴ５４の出力が正の数であることを保証するの
で、符号なし数として扱うことができる。
【００２４】Ｘ（ｋ−１）ビット群に対応するＬＵＴを
除き、奇数のビット群に対応するＬＵＴ５２は、ビット
群（すなわち、Ｘ（３））とＣｊとの積に加え、定数Ｓ
（２ｉ＋１）（ｉ＝０から（（ｋ／２）−２））を含
む。定数Ｓ（２ｉ＋１）は以下に等しい。 Ｓ（２ｉ＋１）＝（２(((N/K)+M)-1) ）−（２(M-1) ）． … (4) これは、ＬＵＴ５２に加算される定数が、第１加算器段
の出力が負でないことを保証しなければならないからで
ある。各第１段加算器の出力は、それ自体、乗算がＫ／
２の部分に分けられており、１部分当たり２Ｎ／Ｋビッ
トとなる部分積とみなすことができる。Ｍビットの定数
と２Ｎ／Ｋビットの部分の乗算は、（（２Ｎ／Ｋ）＋
Ｍ）ビットの結果を付与する。偶数ビット群で使用され
た同一の技法に従って、これは、（Ｘ（ｋ−１）に対応
するＬＵＴ５２を有する加算器を除き）ＬＵＴ５２に２
(((2N/K)+M)-1)を加算することを意味する。しかし、各
第１段加算器の出力は、それに加算されたＳ（２ｉ）＝
２(((2N/K)+M)-1)を有する。さらに、ＬＵＴ５２の各出
力は、事実上、最上位ビット（すなわち、左へ）へＮ／
Ｋビットずつ桁送りされる。このことは、奇数ビット群
と定数Ｃｊとの各積に加算される定数が以下によって表
されることを意味する。 Ｓ（２ｉ＋１）＝（２(((2N/K)+M)-1)−２(((N/K)+M)-1) ）／２(N/K) … (5) この式は、(4) 式に還元される。要するに、各奇数のＬ
ＵＴ５２（ビット群Ｘ（ｋ−１）に対応するＬＵＴを除
き）では、Ｎ／Ｋビットの符号なし数Ｘ（２ｉ＋１）と
Ｍビットの符号付き定数との積が生成される。その積は
（（Ｎ／Ｋ）＋Ｍ）ビットの符号なし数（Ｓ（２ｉ＋
１））に加算され、第１段の上位部分積となるＬＵＴ５
２の出力を生じる。
【００２５】Ｓ（２ｉ＋１）（ｉ＝ｋ／２−１）は、ビ
ット群Ｘ（ｋ−１）に対応するＬＵＴ５２でビット群Ｘ
（ｋ−１）とＣｊとの積に加算される定数である。Ｓ
（ｋ−１）は、Ｓ（２ｉ＋１）およびＳ（２ｉ）の他の
ものとは別様に扱われる。それらの定数がすべて部分積
への加算であったためである。これらの加算を補償する
ために、Ｓ（ｋ−１）は、負の数でなければならない。
Ｓ（ｋ−１）の効果は、ＬＵＴに加算されるその他の定
数とは異なる。なぜなら、Ｘ（ｋ−１）に関係するＬＵ
Ｔの結果が符号付きの数であるはずだからである。この
符号付きの数をＬ個の加算器段によって桁上げすること
により、最終結果Ｙｊにその符号が与えられる。
【００２６】Ｓ（ｋ−１）の大きさは、それらの加算が
部分積に影響したまま、奇数ＬＵＴおよび偶数ＬＵＴへ
の全部の加算の和である。各第１段加算器では、結果は
（（２Ｎ／Ｋ）＋Ｍ）ビットを含んでおり、従って、Ｓ
（２ｉ）＋Ｓ（２ｉ＋１）＝２(((2N/K)+M))-1) に等し
い定数は、各結果が正（すなわち、符号なし）であるこ
とを保証するために加算された。しかし、加算器の優先
順位（すなわち、Ａ１（０，１，．．Ｋ／２））は、そ
の和に実際に加算された定数の大きさを決定する。詳し
くは、最下位加算器段以外の全部が、その次の下位優先
順位の加算器に対して２Ｎ／Ｋビットずつ桁送りされた
各自の定数を有する。従って、全部の定数の有効和を計
算するために幾何級数が使用されている。この級数は以
下で表現される。
【００２７】 ａ＋ａｑ＋ａｑ2 ＋ａｑ3 ＋…＋ａｑ(P-1) ＝ａ（ｑP −１）／（ｑ１） … (6) この級数は、基数（ａ）＝２(((2N/K)+M)-1)、係数
（ｑ）＝２(2N/K)、および、（ｐ）＝（Ｋ／２）−１の
要素を有する。しかしこの解析は最高優先順位（すなわ
ち、Ａ１（ｋ／２））の第１段加算器に加算される定数
を考慮していない。詳しくは、ビット群Ｘ（ｋ−２）に
対応するＬＵＴ５４に加算される定数Ｓ（ｋ−２）＝２
(((N/K)+M)-1）を考慮していない。その加算器でのこの
定数の有効結果はＸ（ｋ−２）の（ｋ−２）ビット群位
置ゆえに、Ｓ（ｋ−２）ｘ２(N-2N/K)であり、（ｋ−
２）ビット群の桁送りは、事実上、（ｋ−２）Ｎ／Ｋ＝
Ｎ−２Ｎ／Ｋによる乗算である。従って、(6) 式の結果
は、Ｓ（ｋ−１）を得るためにＳ（ｋ−２）の有効結果
に加算され、それにより以下の式を得る。 Ｓ（ｋ−１）＝−（２(((3N/K)+M-N)-1)ｘ （（２(N-(2N/K))−１）／（２(2N/K)−１）））−（２(M-1) ）．… (7) 図６、図７および図８は、Ｋが２Ｌに等しくないか、ま
たは、Ｎ／Ｋが整数でない状況に対する本発明の拡張を
示す。この状況では、（Ｄ／（Ｋ−１））ビットを有す
る高優先順位の（Ｋ−１）ビット群は、図４、図５およ
び本発明の第２の実施例と同様に扱われる。Ｘ（ｔ）の
ビットＮの合計数はＤ＋Ｅに等しい。この時、Ｄは、１
つのビット群のビット数で（自然数として）割り切れ
る。最低優先順位ビット群Ｘ（０）はＥビットを含む。
この時、Ｅは、（Ｄ／（Ｋ−１））とは異なる。Ｘ
（０）の値は、（Ｅ＋Ｍ）ビットの結果を生じるＬＵＴ
５５のアドレスである。この結果は、Ｘ（０）を掛けら
れたＣｊの積に加算される定数Ｓ（０）の和である。
【００２８】（Ｘ（Ｋ−１）を除く）偶数ＬＵＴ５２に
加算される定数は、（ｉ＝１）から（（（Ｋ−１）／
２）−１）についてＳ（２ｉ）であり、以下に等しい。
【００２９】 Ｓ（２ｉ）＝（２(((D/(K-1))+M)-1) ）−
（２(M-1) ）． 奇数ＬＵＴ５４に加算される定数は、（ｉ＝０）から
（（（Ｋ−１）／２）−１）についてＳ（２ｉ＋１）で
あり、以下に等しい。
【００３０】 Ｓ（２ｉ＋１）＝（２(((D/(K-1))+M)-1) ）． 最高優先順位のＬＵＴに加算される定数は、Ｓ（Ｋ−
１）であり、以下に等しい。 Ｓ（Ｋ−１）＝−（２(M-((D＊(K-2))/(K-1))-1)＋２(M-1) ＋ （２(M-((D＊(K-4))/(K-1))-1)＊（（２(((D＊(K-3))/(K-1))-1)／ （２(((2＊D)/(K-1))-1)）））．（＊は乗算を示す）． ＬＵＴ５５に加算される定数Ｓ（０）は、（２
((E+M)-1) ）−１））である。
【００３１】ＬＵＴ５５の結果は、加算器６９および出
力レジスタ７８への入力である。ＬＵＴ５５の最下位Ｅ
ビットは、出力レジスタ７８の最低優先順位位置に入れ
られる。ＬＵＴ５５の最上位Ｍビットは、最終加算器６
９の一方の入力である。最終加算器６９への第２の入力
は、加算器ツリーの最後の加算器６７に関係するレジス
タ７０の出力である。この出力は（（Ｄ／Ｋ）＋Ｍ）ビ
ットである。出力レジスタ７０の最低優先順位Ｍビット
は、最終加算器６９への第２の入力となる。最高優先順
位（Ｄ／Ｋ）ビットは、増分手段７４の加算器６９の桁
上げ出ビットに加算される。増分手段７４の出力は、レ
ジスタ７８の出力Ｙｊの最高優先順位Ｄ／Ｋビットとな
る。Ｙｊの次の最高優先順位Ｍビットは、最終加算器６
９からのものであり、最低優先順位Ｅビットは、ＬＵＴ
５５から入る。
【００３２】本発明の乗算器１０は、Ｋ個のＬＵＴ、お
よび、加算器ツリーを含む。乗算器１０の大きさは、主
として、そのツリーおよび加算器によって決まる。本発
明の乗算方法の一般的な実施では、Ｋ個のＬＵＴ、およ
び、加算器ツリーのＫ−１個の加算器が存在することに
なる。要求される記憶域の大きさの合計は、Ｋ（（Ｎ／
Ｋ）＋Ｍ）（２(N/K) ）＝（２(N/K) ）（Ｎ＋（Ｋ
Ｍ））ビットになる。従って、単一集積回路チップで製
作する場合、この乗算器の大きさは、Ｎビット変数が分
割されるビット群の数Ｋによって決まる。
【００３３】単一チップまたはダイ（die ）の集積回路
の一般的な製作は、当業界で公知である。集積回路を製
作するために使用される特定の製作技法は、その回路の
実際の物理的パラメータを決定する。例えば、ＣＭＯＳ
（相補形金属酸化膜半導体）技術の使用は、他の製作技
術（例えば、バイポーラ形）で製作された同一回路より
も、チップ上の記憶域のビット当たりの大きさがより小
さくなるであろう。同様に、バイポーラ形技術で回路を
製作することは、大きくなっても、ＣＭＯＳによる実施
よりも高速な回路を作ることができよう。しかし、上述
の乗算技法の使用は、いずれかの特定の製作技術によっ
て乗算器を製作するために必要な記憶域を最適化する。
【００３４】本発明の乗算技法は、特定の製作技術およ
び設計技法の空間を効率的に使用するようにＫが選択さ
れるので、乗算器の大きさを最小限にする。例えば、本
発明の乗算方法は、特に、ＣＭＯＳ論理セルアレイ技術
での製作に適している。論理セルアレイは、機器構成可
能な論理ブロックの多数の行および列を有する特定の技
術で集積回路に製作される。各構成可能論理ブロック
は、３２ビットルックアップテーブルおよび２つのフリ
ップフロップを含む。このルックアップテーブルは、５
変数の単一の任意関数か、または、４変数の２つの独立
関数のいずれかを実施するように構成することができ
る。従って、Ｎ／Ｋは、乗算器のＬＵＴの出力の（（Ｎ
／Ｋ）＋Ｍ）ビットのうちの２つが１つの論理ブロック
によって決定されるように、４として選択される。第１
の実施例の８ｘ８ビットの乗算では、ＬＵＴ、加算器３
５および出力レジスタ４０は、１２個の論理ブロックで
実施されている。
【００３５】論理セルアレイ設計技法にＫの最適値を選
択する結果として得られる乗算器を実施するために必要
な空間の著しい低減は、完全特注設計技法にも適用でき
る。これは、Ｋの選択が、記憶域のビット数だけでな
く、必要な加算器の数も決定するからである。加算器の
数は、ビット群が加算器ツリーによって加算されるの
で、約Ｋ−１である。従って、Ｋは、加算器の大きさと
（２(N/K) ）（Ｎ＋ＫＭ）ビットの記憶域の合計の大き
さとの和が（２N ）（Ｎ＋Ｍ）ビットの記憶域よりも小
さくなるように選択される。
【００３６】
【発明の効果】本発明は、Ｎビット数にＭビット数を掛
ける際に、Ｎビット数を非オーバラップビット群に分割
し、各ビット群をＬＵＴの値にアクセスするアドレスと
して機能させると共に、ＬＵＴから生成された値を、上
位ビットと下位ビットとに分け、一つのＬＵＴの下位ビ
ットと他のＬＵＴの上位ビットとを加算する操作を単一
の加算結果が得られるまで、順次繰り返してＮ＋Ｍビッ
トの積を得ているため、データ処理システムにおける乗
算、特に、変数と定数との乗算の方法が改善され、ま
た、計算時に用いる記憶領域を大幅に減らすことができ
るので、乗算器のコストを低減と、乗算器自体の大きさ
の縮小ができるという効果がある。
【図面の簡単な説明】
【図１】本発明に従ったディジタルフィルタの説明図。
【図２】本発明に従った２つの８ビット数を掛けるため
の乗算器の説明図。
【図３】本発明に従った加算手段の説明図。
【図４】ＮがＫ個の非オーバラップビット群に分割され
る、本発明に従ったＮビット数にＭビット数を掛けるた
めの乗算器の前段部の説明図。
【図５】ＮがＫ個の非オーバラップビット群に分割され
る、本発明に従ったＮビット数にＭビット数を掛けるた
めの乗算器の後段部の説明図。
【図６】１ビット群が残りのビット群よりも少ないビッ
トを有する、本発明に従ったＮビット数にＭビット数を
掛けるための乗算器の前段部の説明図。
【図７】１ビット群が残りのビット群よりも少ないビッ
トを有する、本発明に従ったＮビット数にＭビット数を
掛けるための乗算器の中断部の説明図。
【図８】１ビット群が残りのビット群よりも少ないビッ
トを有する、本発明に従ったＮビット数にＭビット数を
掛けるための乗算器の後段部の説明図。
【符号の説明】
１０ 乗算器 １５，３５，６０，６３，６７，６９ 加算器 ２０ レジスタ ２３ 加算／増分手段 ２５，３０，５２，５４，５５ ルックアップテーブル
（ＬＵＴ） ３３ 全加算器セル ３７，５６，６６，６８，７４ 増分手段 ４０，７０，７８ 出力レジスタ ５０，５８ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ、エドウィン、コックス アメリカ合衆国カリフォルニア州、サンノ ゼ、スクエアーヘイブン、コート、100

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】Ｎビット数にＭビット数を掛けるための乗
    算器であって、 Ｎビット数を格納するための記憶手段であり、この記憶
    手段は２つの非オーバラップビット群に分割されてお
    り、各ビット群は同数のビットを有するものである記憶
    手段と、 第１のビット群に結合された第１のルックアップテーブ
    ル（ＬＵＴ）であり、前記第１のビット群は第１の値を
    生成するために前記第１のＬＵＴにアクセスし、前記第
    １の値は前記第１のビット群の値を掛けられたＭビット
    数の積に加算された第１の補償値の和を表現するもので
    ある第１のＬＵＴと、 第２のビット群に結合された第２のＬＵＴであり、前記
    第２のビット群は第２の値を生成するために前記第２の
    ＬＵＴにアクセスし、前記第２の値は前記第２のビット
    群の値を掛けられたＭビット数の積に加算された第２の
    補償値の和を表現するものである第２のＬＵＴと、 前記第１のＬＵＴおよび前記第２のＬＵＴに接続された
    加算手段と、 を備え、 前記第１のＬＵＴおよび前記第２のＬＵＴは２(N+M) ｘ
    （Ｎ＋Ｍ）ビット未満の記憶空間を有しており、 前記加算手段は前記Ｎビット数とＭビット数の積を形成
    することを特徴とする乗算器。
  2. 【請求項２】請求項１記載の乗算器であって、 前記加算手段が多数の全加算器セル、および、増分手段
    を含み、前記多数の全加算器セルは前記第１のＬＵＴか
    らの第１の多数のビットを前記第２のＬＵＴからの第１
    の多数のビットに加算するものであり、 前記多数の全加算器セルは桁上げ出ビットおよび部分結
    果を生成し、前記桁上げ出ビットは前記増分手段の前記
    第１のＬＵＴからの第２の多数のビットに加算されるも
    のであり、 前記加算手段は前記第２のＬＵＴの第２の多数のビッ
    ト、前記多数の全加算器セルの前記部分結果および前記
    増分手段の出力から前記Ｎビット数と前記Ｍビット数と
    の前記積を形成することを特徴とする乗算器。
  3. 【請求項３】Ｎビット数にＭビット数を掛けるための乗
    算器であって、 Ｎビット数を格納するための記憶手段であり、この記憶
    手段はＫ個の非オーバラップビット群に分割されてお
    り、前記Ｋ個のビット群のそれぞれは同数のビットを有
    しており、前記ビット群は前記Ｎビット数の前記ビット
    の重み値に対応する優先順位を有するものである記憶手
    段と、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    １のルックアップテーブル（ＬＵＴ）であり、前記第１
    のＬＵＴは最高優先順位ビット群に結合されており、前
    記最高優先順位ビット群は第１の値を生成するために前
    記第１のＬＵＴにアクセスし、前記第１の値は前記第１
    のＬＵＴにアクセスする前記最高優先順位ビット群を掛
    けられたＭビット数の積に加算された第１の補償値の和
    を表現するものである第１のＬＵＴと、 第１の多数のＬＵＴであり、前記ＬＵＴのそれぞれは２
    (N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有してお
    り、前記第１の多数のＬＵＴは前記ビット群のうちの１
    つと排他的に結合されており、前記ビット群のそれぞれ
    は第２の値を生成するためにＬＵＴにアクセスし、前記
    第２の値のそれぞれは前記特定のＬＵＴにアクセスする
    前記ビット群を掛けられたＭビット数の積に加算された
    第２の補償値の和を表現するものである第１の多数のＬ
    ＵＴと、 第２の多数のＬＵＴであり、前記ＬＵＴのそれぞれは２
    (N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有してお
    り、前記第２の多数のＬＵＴのそれぞれは前記ビット群
    のうちの１つと排他的に結合されており、前記ビット群
    のそれぞれは第３の値を生成するためにＬＵＴにアクセ
    スし、前記第３の値のそれぞれは前記特定のＬＵＴにア
    クセスする前記ビット群を掛けられたＭビット数の積に
    加算された第３の補償値の和を表現するものである第２
    の多数のＬＵＴと、 前記第１のＬＵＴ、前記第１の多数のＬＵＴおよび前記
    第２の多数のＬＵＴに接続された加算器ツリーであり、
    この加算器ツリーは（Ｋ−１）個の加算手段を含み、前
    記Ｎビット数と前記Ｍビット数との積を形成するもので
    ある加算器ツリーと、 を備えたことを特徴とする乗算器。
  4. 【請求項４】請求項３記載の乗算器であって、 Ｋは少なくとも４であり、２の累乗であることを特徴と
    する乗算器。
  5. 【請求項５】Ｎビット数にＭビット数を掛けるための乗
    算器であって、 Ｎビット数を格納するための記憶手段であり、この記憶
    手段はＫ個の非オーバラップビット群に分割されてお
    り、前記ビット群のうちのＫ−１個は同数のビットを有
    しており、単一のビット群は前記Ｋ−１個のビット群と
    は異なる数のビットを有するものであり、かつ、前記Ｋ
    −１個のビット群は合計Ｄビットを有しており、Ｋ−１
    で割られたＤが整数であり、前記Ｋ個のビット群は合計
    Ｄ＋Ｅビットを有しており、前記Ｎビット数の前記ビッ
    トの重み値に対応する優先順位を有するものであり、ま
    た、前記単一のビット群は前記Ｋ−１個のビット群より
    低い優先順位をを有するものである、記憶手段と、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    １のルックアップテーブル（ＬＵＴ）であり、この第１
    のＬＵＴは最高優先順位ビット群に結合されており、前
    記最高優先順位ビット群は第１の値を生成するために前
    記第１のＬＵＴにアクセスし、前記第１の値は前記第１
    のＬＵＴにアクセスする前記最高優先順位ビット群を掛
    けられたＭビット数の積に加算された第１の補償値の和
    を表現するものである第１のＬＵＴと、 第１の多数のＬＵＴであり、このＬＵＴのそれぞれは２
    (N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有してお
    り、前記第１の多数のＬＵＴのそれぞれは前記ビット群
    のうちの１つと排他的に結合されており、前記ビット群
    のそれぞれは第２の値を生成するためにＬＵＴにアクセ
    スし、前記第２の値のそれぞれは前記特定のＬＵＴにア
    クセスする前記ビット群を掛けられたＭビット数の積に
    加算された第２の補償値の和を表現するものである第１
    の多数のＬＵＴと、 第２の多数のＬＵＴであり、このＬＵＴのそれぞれは２
    (N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有してお
    り、前記第２の多数のＬＵＴそれぞれは前記ビット群の
    うちの１つと排他的に結合されており、前記ビット群の
    それぞれは第３の値を生成するためにＬＵＴにアクセス
    し、前記第３の値のそれぞれは前記特定のＬＵＴにアク
    セスする前記ビット群を掛けられたＭビット数の積に加
    算された第３の補償値の和を表現するものである第２の
    多数のＬＵＴと、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    ２のルックアップテーブル（ＬＵＴ）であり、この第２
    のＬＵＴは最低優先順位ビット群に結合されており、前
    記最低優先順位ビット群は第４の値を生成するために前
    記第２のＬＵＴにアクセスし、前記第４の値は前記第２
    のＬＵＴにアクセスする前記最低優先順位ビット群を掛
    けられたＭビット数の積に加算された第４の補償値の和
    を表現するものである第２のＬＵＴと、 前記第１のＬＵＴ、前記第１の多数のＬＵＴおよび前記
    第２の多数のＬＵＴに接続された加算器ツリーであり、
    この加算器ツリーは前記第１のＬＵＴから第１の値を、
    前記第１の多数のＬＵＴから多数の第２の値を、前記第
    ２の多数のＬＵＴから多数の第３の値を受信するもので
    あり、かつ、この加算器ツリーは２Ｌ＝（Ｋ−１）であ
    るＬ段に構成された（Ｋ−１）個の加算手段を含み、前
    記Ｎビット数と前記Ｍビット数との部分積を形成し、前
    記部分積はＤ＋Ｍビットを有するものである加算器ツリ
    ーと、 前記加算器および前記第２のＬＵＴに接続された最終加
    算手段であり、この最終加算手段は前記加算器ツリーの
    部分積および前記第４の値を前記第２のＬＵＴから受信
    し、前記最終加算手段は前記Ｎビット数と前記Ｍビット
    数との前記積を形成するものである最終加算手段とを備
    えたことを特徴とする乗算器。
  6. 【請求項６】Ｎビット数にＭビット数を掛けるための乗
    算器であって、 Ｎビット数を格納するための記憶手段であり、この記憶
    手段は３つの非オーバラップビット群に分割されてお
    り、前記３つのビット群のうちの２個は同数のビットを
    有しており、単一のビット群は前記３つのビット群のう
    ちの２個より少ないビット数を有しており、前記ビット
    群は前記Ｎビット数の前記ビットの重み値に対応する優
    先順位を有しており、前記最低優先順位ビット群は前記
    ３つのビット群のうちの２個より少ないビット数を有す
    るものである記憶手段と、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    １のルックアップテーブル（ＬＵＴ）であり、この第１
    のＬＵＴは最高優先順位ビット群に排他的に結合されて
    おり、前記最高優先順位ビット群は第１の値を生成する
    ために前記第１のＬＵＴにアクセスし、前記第１の値は
    前記第１のＬＵＴにアクセスする前記最高優先順位ビッ
    ト群を掛けられたＭビット数の積に加算された第１の補
    償値の和を表現するものである第１のＬＵＴと、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    ２のＬＵＴであり、この第２のＬＵＴは第２のビット群
    に排他的に結合されており、前記第２のビット群は第２
    の値を生成するために前記第２のＬＵＴにアクセスし、
    前記第２の値は前記第２のビット群を掛けられたＭビッ
    ト数の積に加算された第２の補償値の和を表現するもの
    である第２のＬＵＴと、 ２(N+M) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有する第
    ３のＬＵＴであり、この第３のＬＵＴは最低優先順位を
    有する前記ビット群に排他的に結合されており、前記最
    低優先順位ビット群は第３の値を生成するために前記第
    ３のＬＵＴにアクセスし、前記第３の値は前記第３のＬ
    ＵＴにアクセスする最低優先順位ビット群を掛けられた
    Ｍビット数の積に加算された第３の補償値の和を表現す
    るものである第３のＬＵＴと、 前記第１のＬＵＴおよび第２のＬＵＴに接続された第１
    の加算器手段と、 前記第１の加算器手段および前記第３の加算器手段の出
    力に接続された第２の加算器手段であり、この第２の加
    算手段は前記Ｎビット数と前記Ｍビット数との積を形成
    するものである第２の加算手段と、 を備えたことを特徴とする乗算器。
  7. 【請求項７】（Ｎ＋Ｍ）ビットの積を生成するためにＮ
    ビット数にＭビット数を掛けるための乗算方法であっ
    て、 前記Ｎビット数を２つの等しい大きさの非オーバラップ
    ビット群に分割する過程と、 ２((N+M)-1) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有す
    る第１のルックアップテーブル（ＬＵＴ）に、第１のビ
    ット群に含まれたアドレスによりアクセスする過程であ
    り、前記第１のＬＵＴは前記第１のビット群の値を掛け
    られた前記Ｍビット数の積に加算された第１の補償値の
    和を表現する第１の値を生成するものであるアクセス過
    程と、 ２((N+M)-1) ｘ（Ｎ＋Ｍ）ビット未満の記憶空間を有す
    る第２のＬＵＴに、第２のビット群に含まれたアドレス
    によりアクセスする過程であり、前記第２のＬＵＴは前
    記第２のビット群の値を掛けられた前記Ｍビット数の積
    に加算された第２の補償値の和を表現する第２の値を生
    成するものであるアクセス過程と、 前記第２の値のＮ／２ビットが前記（Ｎ＋Ｍ）ビットの
    積の下位部分をなし、前記第１の値および第２の値のＭ
    ビットが前記（Ｎ＋Ｍ）ビットの積の下位部分よりも高
    い優先順位を有する前記（Ｎ＋Ｍ）ビットの積のＭビッ
    トを形成するために加算され、前記第１の値のＮ／２ビ
    ットは前記（Ｎ＋Ｍ）ビットの積の上位部分を形成する
    ために前記Ｍビット加算の桁上げ出ビットと加算される
    ものである、加算／増分関数を実行する過程と、 を含むことを特徴とする乗算方法。
  8. 【請求項８】（Ｎ＋Ｍ）ビットの積を生成するためにＮ
    ビット数にＭビット数を掛けるための乗算方法であっ
    て、 前記Ｎビット数を多数の非オーバラップビット群に分割
    する過程であり、前記ビット群は前記Ｎビット数の前記
    ビットの重み値に対応する優先順位を有するものである
    分割過程と、 各ビット群を備えたＬＵＴにアクセスする過程であり、
    前記ＬＵＴは前記ＬＵＴにアクセスするビット群と同一
    の優先順位を有するものであるアクセス過程と、 各ＬＵＴから部分積を戻す過程であり、前記部分積は前
    記Ｍビット数と前記特定のＬＵＴにアクセスする前記ビ
    ット群の値との積に加算された補償値を表現するもので
    ある戻し過程と、 前記Ｎビット数と前記Ｍビット数との最終積を形成する
    ために前記部分積を加算する過程と、 を含むことを特徴とする乗算方法。
  9. 【請求項９】（Ｎ＋Ｍ）ビットの積を生成するためにＮ
    ビット数にＭビット数を掛けるための乗算方法であっ
    て、 前記Ｎビット数をＫ個の非オーバラップビット群に分割
    する過程であり、前記Ｋ個のビット群は前記Ｎビット数
    の前記ビットの重み値に対応する優先順位を有してお
    り、前記Ｋ個のビット群のうちのＫ−１個は同一のビッ
    ト数を有しており、最終ビット群は前記Ｋ−１個のビッ
    ト群とは異なるビット数を有するものである分割過程
    と、 多数のＬＵＴにアクセスする過程であり、前記多数のＬ
    ＵＴのそれぞれは前記Ｋ−１個のビット群のうちの１つ
    によってアクセスされ、前記アクセスされたＬＵＴは前
    記ＬＵＴにアクセスするビット群と同一の優先順位を有
    するものであるアクセス過程と、 Ｋ−１個の部分積を、各ＬＵＴから１つずつ戻す過程で
    あり、前記部分積は前記Ｍビット数と前記特定のＬＵＴ
    にアクセスする前記ビット群の値との積に加算された補
    償値を表現するものである戻し過程と、 最終出力を形成するために前記Ｋ−１個の部分積を加算
    する過程と、 前記最終ビット群を備えた最終ＬＵＴにアクセスする過
    程と、 前記最終ＬＵＴから最終部分積を戻す過程であり、前記
    最終部分積は前記Ｍビット数と前記最終ＬＵＴにアクセ
    スする前記最終ビット群の値との積に加算された最終補
    償値を表現するものである戻し過程と、 前記Ｎビット数と前記Ｍビット数との積を形成するため
    に前記最終部分積を前記第１の出力に加算する過程と、 を含むことを特徴とする乗算方法。
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